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1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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2.5. Intel Agilex® 7 のコンフィグレーション・ピン
Intel Agilex® 7 デバイスは、デバイス・コンフィギュレーションに SDM_IO ピンを使用します。 SDM I/O ピンの制御は、内部 FPGA 回路からブート ROM に渡され、最後にアプリケーション・ロジックが指定する値に渡されます。
- 電源投入後、SDM I/Oピン 0、8、および 16 には弱いプルダウンがあります。他のすべての SDM I/O ピンには弱いプルアップがあります。 (これらの初期電圧レベルにより、初期化中の正しい動作が保証されます。たとえば、 Avalon® -ST コンフィグレーション SDM_IO8 は Avalon® -ST デバイスが FPGA コンフィギュレーション状態に達するまでアサートされるべきではない Ready 信号)。
- ブート ROM サンプル MSEL 指定したコンフィギュレーション・スキームを決定し、そのコンフィギュレーション・スキームに必要なピンをドライブします。コンフィグレーション・スキームに不要な SDM I/O ピンは、弱くプルアップされたままです。
- 約 10 msで、SDM I/O ピンがデザインで指定された状態になります。
- デバイスのクリーニング後、SDM はファームウェアからピン情報を読み取り、デザインで指定されたピンの状態を復元します。デバイスをリコンフィグレーションすると、SDM はデバイスの初期化時に更新されたピン情報を使用します。