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Ixiasoft
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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3.1.7.4.2. QSPI フラッシュを使用するための PFL II IP 推奨デザイン制約
FLASH_CLKクロックを作成する
以下の例では、QSPI フラッシュ・クロック・ピン (flash_dc1_ic0) をフラッシュ クロックに割り当てます。
create_generated_clock -name FLASH_CLK -source [get_ports {clk_50m_sysmax}] [get_ports {flash_dc1_io0}]
PFL II IP出力ピンの出力遅延を設定する
以下の例では、QSPI フラッシュ データおよびチップ セレクト ピンの出力遅延を設定しています。
#flash_dc1_io1/3/4/5 = QSPI flash data pins, #flash_dc1_io2 = QSPI flash chip select pins set flash_data_tracemax 0.250 set flash_data_tracemin 0.000 set flash_clk_tracemax 0.250 set flash_clk_tracemin 0.000 set flash_Tsu 2.700 set flash_Th 2.000 set flash_out_max_dly [expr $flash_data_tracemax + $flash_Tsu - $flash_clk_tracemin] set flash_out_min_dly [expr $flash_data_tracemin - $flash_Th - $flash_clk_tracemax] set_output_delay -add_delay -max \ -clock [get_clocks {FLASH_CLK}] $flash_out_max_dly [get_ports {flash_dc1_io1 flash_dc1_io3 flash_dc1_io4 flash_dc1_io5 flash_dc1_io2}] set_output_delay -add_delay -min \ -clock [get_clocks {FLASH_CLK}] $flash_out_min_dly [get_ports { flash_dc1_io1 flash_dc1_io3 flash_dc1_io4 flash_dc1_io5 flash_dc1_io2}]
入力ピンの入力遅延を設定する
以下の例では、QSPI フラッシュ データの入力遅延を設定しています。
set flash_tco_max 7.000 set flash_tco_min 1.000 set in_max_dly [expr $flash_data_tracemax + $flash_tco_max + $flash_clk_tracemax] set in_min_dly [expr $flash_data_tracemin + $flash_tco_min + $flash_clk_tracemin] set_input_delay -clock { FLASH_CLK } - max $in_max_dly [get_ports {flash_dc1_io1 flash_dc1_io3 flash_dc1_io4 flash_dc1_io5} ] set_input_delay -clock { FLASH_CLK } -min $in_min_dly [get_ports {flash_dc1_io1 flash_dc1_io3 flash_dc1_io4 flash_dc1_io5}]