Intel Agilex® 7コンフィグレーションのユーザーガイド

ダウンロード PDF
ID 683673
日付 4/28/2023
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

インテルのみ表示可能 — GUID: uau1634171172904

Ixiasoft

詳細を見る

ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド 2. Intel Agilex® 7コンフィグレーションの詳細 3. Intel Agilex® 7コンフィグレーション手法 4. デザインにリセットリリース インテル® FPGA IPを含める 5. Remote System Update (RSU) 6. Intel Agilex® 7コンフィグレーション機能 7. Intel Agilex® 7 デバッグガイド 8. Intel Agilex® 7 IPユーザーガイド・アーカイブ 9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド x
1.1. Intel Agilex® 7コンフィグレーションの概要 1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー
1.1. Intel Agilex® 7コンフィグレーションの概要 x
1.1.1. 設定と関連信号 1.1.2. Intel Agilex® 7 デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDM ファームウェアの更新 1.2.1.2. Intel Agilex® 7 SoC デバイスの起動順序の指定
2. Intel Agilex® 7コンフィグレーションの詳細 x
2.1. Intel Agilex® 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセット イベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. Intel Agilex® 7 のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Intel Agilex® 7 コンフィグレーション時間の見積もり (FM) 2.8. 圧縮された.sofファイルの生成
2.5. Intel Agilex® 7 のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンの指定 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 2.5.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィギュレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンの指定 x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IO ピン
2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1クロック入力
3. Intel Agilex® 7コンフィグレーション手法 x
3.1. Avalon-STスレーブ設定 3.2. ASンフィグレーション 3.3. JTAG コンフィギュレーション
3.1. Avalon-STスレーブ設定 x
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ 3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IP コアの生成 3.1.7.4. PFL II IPコア 3.1.7.5. PFL IPコアの使用 3.1.7.6. サポートされるフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへの、ページモードとオプション・ビットの実装
3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IP コアの生成 x
3.1.7.3.1. PFL II IP コアを使用した Avalon-ST コンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングおよびコンフィギュレーション用の単一の PFL II IP の作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IPコア x
3.1.7.4.1. FPGA Avalon-ST ピンに対する PFL II IP 推奨デザイン制約 3.1.7.4.2. QSPI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.3. CFI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.4. PFL II IP が他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IP が他の出力ピンに推奨する制約
3.1.7.5. PFL IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリーの定義
3.2. ASンフィグレーション x
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. スキュー許容ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. スキュー許容ガイドライン x
3.2.5.1. 外部 AS_DATA ピンの最大許容スキュー遅延ガイドライン 3.2.5.2. 最大許容外部 nCSO ピン スキュー遅延のガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッド SPI フラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. シリアル・フラッシュ・デバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの .jic ファイルのプログラミング
3.3. JTAG コンフィギュレーション x
3.3.1. JTAG コンフィギュレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGベースのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAG コンフィギュレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGベースのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用した JTAG シングル デバイス・コンフィギュレーション　　
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したマルチ・デバイスPSコンフィグレーション
4. デザインにリセットリリース インテル® FPGA IPを含める x
4.1. リセットリリース IP 要件について 4.2. デザインでのIPのインスタンス化 4.3. PLL リセット信号のゲーティング 4.4. パーシャル・リコンフィギュレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシン ロジックの保護
5. Remote System Update (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非 HPS のリモート システム更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSU 設定のデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィギュレーション手順 5.1.4. リモート・システム・アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからの RSU の回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクワッド SPI フラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非 RSU)イメージレイアウト 5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 5.4.1.3. RSUイメージレイアウト –視点
5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクワッド SPI フラッシュレイアウト x
5.4.2.1. RSU イメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィギュレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. Platform Designerでの初期RSUの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する: コマンドの変更 5.5.4. Quad SPI 操作を実行するコマンドシーケンス
5.5.1. Platform Designerでの初期RSUの生成 x
5.5.1.1. SOFファイルを使用して初期RSUイメージを生成する: コマンドの変更 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと 1 つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel Agilex® 7コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. Intel Agilex® 7 デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. コンフィグレーション手法の概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEU について 7.6. 固有の 64 ビット CHIP ID の読み取り 7.7. E タイル トランシーバーがコンフィグレーションに失敗することがある 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴

2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能

SDM ピンには、さまざまなコンフィグレーション方式でさまざまな I/O 規格と機能があります。 インテル® Quartus® Prime ソフトウェアで未使用の SDM ピンを他の機能に割り当てることができます。
表 8.   Intel Agilex® 7 AS ×4 コンフィグレーション・スキーム — 専用コンフィグレーション・ピン
ピンの機能 SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン ドライブ強度 オープンドレイン スルーレート
AS_DATA1 SDM_IO1 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_CLK SDM_IO2 出力 1.8 V LVCMOS — — 8 無効 早い
AS_DATA2 SDM_IO3 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_DATA0 SDM_IO4 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_nCSO0 SDM_IO5 出力 1.8 V LVCMOS — — 8 無効 早い
AS_DATA3 SDM_IO6 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_nCSO2 SDM_IO7 出力 1.8 V LVCMOS — — 8 無効 早い
AS_nCSO3 SDM_IO8 出力 1.8 V LVCMOS — — 8 無効 早い
AS_nCSO1 SDM_IO9 出力 1.8 V LVCMOS — — 8 無効 早い
AS_nRST SDM_IO15 出力 1.8 V LVCMOS — — 8 無効 早い
表 9.   Intel Agilex® 7 AS ×4 コンフィグレーション・スキーム — 未使用のコンフィグレーション・ピン未使用のコンフィギュレーション ピンの場合、ドライブ強度、オープン ドレイン、およびスルー レートの設定は適用されません。
SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン
SDM_IO0 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
SDM_IO10 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO11 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO12 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO13 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO14 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO16 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
表 10.   Intel Agilex® 7 Avalon®ストリーミング・インターフェイス ×8 コンフィグレーション・スキーム — 専用コンフィグレーション・ピン
ピンの機能 SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン ドライブ強度 オープンドレイン スルーレート
AVSTx8_DATA2 SDM_IO1 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA0 SDM_IO2 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA3 SDM_IO3 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA1 SDM_IO4 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA4 SDM_IO6 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_READY SDM_IO8 出力 1.8 V LVCMOS — — 8 無効 早い
AVSTx8_DATA7 SDM_IO10 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_VALID SDM_IO11 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン — — —
AVSTx8_DATA5 SDM_IO13 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_CLK SDM_IO14 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA6 SDM_IO15 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
表 11.   Intel Agilex® 7 Avalon®ストリーミング・インターフェイス ×8 コンフィグレーション・スキーム — 未使用のコンフィグレーション・ピン未使用のコンフィギュレーション ピンの場合、ドライブ強度、オープン ドレイン、およびスルー レートの設定は適用されません。
SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン
SDM_IO0 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
SDM_IO5 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO7 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO9 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO12 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO16 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
表 12.   Intel Agilex® 7 Avalon®ストリーミング・インターフェイス ×16 または ×32 コンフィグレーション・スキーム—専用コンフィグレーション・ピンこの表のすべてのピン機能について:
  • I/Oの位置は、SDM 共有 GPIO バンクです。
  • 弱いプルアップまたはプルダウン、およびオープン・ドレイン・オプションは適用されません。
ピンの機能 入力/出力 I/O 規格 ドライブ強度 スルーレート
AVST_CLK 入力

1.2 V LVCMOS

— —
AVST_READY 出力

1.2 V LVCMOS

シリーズ34 Ω (校正なし)

低
AVST_VALID 入力

1.2 V LVCMOS

— —
AVST_DATA 入力

1.2 V LVCMOS

— —
表 13.   Intel Agilex® 7オプションのコンフィグレーション・ピンこの表の各ピン機能の SDM I/O は、 インテル® Quartus® Primeコンフィグレーション・ピン オプションで割り当てられているとおりです。
ピンの機能 入力/出力 I/O 規格

シュミット・トリガー

TTL入力

 弱い プルアップ / プルダウン ドライブ強度 オープンドレイン スルーレート
PWRMGT_SCL 双方向 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ 2 有効 遅い
PWRMGT_SDA 双方向 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ 2 有効 遅い
PWRMGT_ALERT 出力 1.8V LVCMOS — — 2 有効 遅い
CONF_DONE 出力 1.8V LVCMOS — — 8 無効 早い
INIT_DONE 出力 1.8V LVCMOS — — 8 無効 早い
CvP_CONFDONE 出力 1.8V LVCMOS — — 8 無効 早い
SEU_ERROR 出力 1.8V LVCMOS — — 8 無効 早い
HPS_COLD_nRESET 双方向 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ 2 有効 早い
Direct to factory image 入力 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン — — —
nCATTRIP 出力 1.8V LVCMOS — — 2 無効 遅い
TAMPERDETECTION 出力 1.8V LVCMOS — — 8 無効 早い
TAMPERRESPONSESTATUS 出力 1.8V LVCMOS — — 8 無効 早い

セクションの内容
IBISモデル

レベル 2 の表題