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1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
4. デザインにリセットリリース インテル® FPGA IPを含める
Intelでは、リセットリリース インテル® FPGA IPを使用して、コンフィギュレーションが完了するまでデザインをリセット状態に保つ必要があります。
リセットリリース インテル® FPGA IP は インテル® Quartus® Prime ソフトウェアで入手できます。この IP は、単一の出力信号nINIT_DONEでコンフィグレーションされます。 nINIT_DONE信号はINIT_DONEピンのコアバージョンであり、FPGA First コンフィギュレーション・モードと HPS First コンフィギュレーション・モードの両方で同じ機能を持ちます。 nINIT_DONE信号が High またはINIT_DONEピンが Low の間、デザインをリセット状態に保持することをお勧めします。 デザイン内でリセットリリース IP をインスタンス化すると、SDM は nINIT_DONE信号を駆動します。 したがって、IP は FPGA ファブリック・リソースを消費しませんが、配線リソースは必要になります。
図 57. リセットリリース インテル® FPGA IP nINIT_DONEの内部接続
リセットリリース インテル® FPGA IPの使用の重要性と、それをデザインに組み込む方法を理解するための簡単なウォークスルーについては、以下のビデオ ガイドをご覧ください。