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1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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4.1. リセットリリース IP 要件について
Intel Agilex® 7 デバイスは、コア・ファブリック・ロジックを複数のセクターに分散するセクターベースの並列アーキテクチャを使用します。デバイス・コンフィグレーションは、各ローカル・セクター・マネージャー (LSM) が独自のセクターをコンフィグレーションするのと並行して進行します。その結果、FPGA レジスターとコアロジックは、以前のファミリーで常にそうであったように、まったく同時にリセットを終了しません。
クロック周波数、デバイスのサイズ、およびデザインの複雑さが継続的に増加しているため、リセットからのリリースにおけるわずかな違いの影響を考慮したリセット戦略が必要になっています。リセット リリース インテル FPGA IP は、デバイスが完全にユーザー モードに入るまで、制御回路をリセット状態に保持します。 リセット リリース FPGA IP は、デザインで使用するために内部INIT_DONE信号の反転バージョン、nINIT_DONEを生成します。
後 nINIT_DONE アサート (低) すると、すべてのロジックがユーザー モードになり、正常に動作します。を使用できます。 nINIT_DONE 次のいずれかの方法で信号を送ります。
- 外部または内部リセットをゲートします。
- トランシーバーおよび I/O PLL へのリセット入力をゲートします。
- エンベデッド メモリー ブロック、ステートマシン、シフト レジスターなどのデザイン ブロックのライト イネーブルをゲートします。
- デザインのレジスター リセット入力ポートを同期的に駆動します。
重要: デザインで複数のリセット リリースIntel FPGA IP インスタンスを使用する場合、nINIT_DONE信号は SDM の同じソースから直接駆動されます。