Intel Agilex® 7コンフィグレーションのユーザーガイド

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ID 683673
日付 4/28/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド 2. Intel Agilex® 7コンフィグレーションの詳細 3. Intel Agilex® 7コンフィグレーション手法 4. デザインにリセットリリース インテル® FPGA IPを含める 5. Remote System Update (RSU) 6. Intel Agilex® 7コンフィグレーション機能 7. Intel Agilex® 7 デバッグガイド 8. Intel Agilex® 7 IPユーザーガイド・アーカイブ 9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド x
1.1. Intel Agilex® 7コンフィグレーションの概要 1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー
1.1. Intel Agilex® 7コンフィグレーションの概要 x
Avalon-ST JTAG CvP ノーマル・モードのAS AS (高速モード) 1.1.1. 設定と関連信号 1.1.2. Intel Agilex® 7 デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDM ファームウェアの更新 1.2.1.2. Intel Agilex® 7 SoC デバイスの起動順序の指定
2. Intel Agilex® 7コンフィグレーションの詳細 x
2.1. Intel Agilex® 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセット イベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. Intel Agilex® 7 のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Intel Agilex® 7 コンフィグレーション時間の見積もり (FM) 2.8. 圧縮された.sofファイルの生成
2.5. Intel Agilex® 7 のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンの指定 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 2.5.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィギュレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンの指定 x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IO ピン
2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1クロック入力
3. Intel Agilex® 7コンフィグレーション手法 x
3.1. Avalon-STスレーブ設定 3.2. ASンフィグレーション 3.3. JTAG コンフィギュレーション
3.1. Avalon-STスレーブ設定 x
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ 3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IP コアの生成 3.1.7.4. PFL II IPコア 3.1.7.5. PFL IPコアの使用 3.1.7.6. サポートされるフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへの、ページモードとオプション・ビットの実装
3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IP コアの生成 x
3.1.7.3.1. PFL II IP コアを使用した Avalon-ST コンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングおよびコンフィギュレーション用の単一の PFL II IP の作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IPコア x
3.1.7.4.1. FPGA Avalon-ST ピンに対する PFL II IP 推奨デザイン制約 3.1.7.4.2. QSPI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.3. CFI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.4. PFL II IP が他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IP が他の出力ピンに推奨する制約
3.1.7.5. PFL IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリーの定義
3.2. ASンフィグレーション x
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. スキュー許容ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. スキュー許容ガイドライン x
3.2.5.1. 外部 AS_DATA ピンの最大許容スキュー遅延ガイドライン 3.2.5.2. 最大許容外部 nCSO ピン スキュー遅延のガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッド SPI フラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. シリアル・フラッシュ・デバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの .jic ファイルのプログラミング
3.3. JTAG コンフィギュレーション x
3.3.1. JTAG コンフィギュレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGベースのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAG コンフィギュレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGベースのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用した JTAG シングル デバイス・コンフィギュレーション　　
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したマルチ・デバイスPSコンフィグレーション
4. デザインにリセットリリース インテル® FPGA IPを含める x
4.1. リセットリリース IP 要件について 4.2. デザインでのIPのインスタンス化 4.3. PLL リセット信号のゲーティング 4.4. パーシャル・リコンフィギュレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシン ロジックの保護
5. Remote System Update (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非 HPS のリモート システム更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSU 設定のデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィギュレーション手順 5.1.4. リモート・システム・アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからの RSU の回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクワッド SPI フラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非 RSU)イメージレイアウト 5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 5.4.1.3. RSUイメージレイアウト –視点
5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクワッド SPI フラッシュレイアウト x
5.4.2.1. RSU イメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィギュレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. Platform Designerでの初期RSUの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する: コマンドの変更 5.5.4. Quad SPI 操作を実行するコマンドシーケンス
5.5.1. Platform Designerでの初期RSUの生成 x
5.5.1.1. SOFファイルを使用して初期RSUイメージを生成する: コマンドの変更 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと 1 つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel Agilex® 7コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. Intel Agilex® 7 デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. コンフィグレーション手法の概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEU について 7.6. 固有の 64 ビット CHIP ID の読み取り 7.7. E タイル トランシーバーがコンフィグレーションに失敗することがある 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴

1.1. Intel Agilex® 7コンフィグレーションの概要

全ての Intel Agilex® 7 FPGA には、FPGA のコンフィグレーションとセキュリティーを管理するセキュア・デバイス・マネージャー (SDM) が含まれています。 SDM は、デバイス・コンフィグレーション用にフェイルセーフで強力に認証されたプログラム可能なセキュリティー・モードを提供します。以前の FPGA ファミリーには、デバイス・コンフィギュレーションを管理するための固定ステートマシンが含まれています。

インテル® Quartus® Primeソフトウェアは、機密データ、知的財産、およびデバイス自体をリモートおよび物理的な攻撃から保護するための柔軟で堅牢なセキュリティー機能も提供します。コンフィギュレーション・ビットストリーム認証は、ファームウェアとコンフィギュレーション・ビットストリームが信頼できるソースからのものであることを保証します。暗号化により、知的財産の盗難が防止されます。また、 インテル® Quartus® Primeソフトウェアは FPGAビットストリームを圧縮し、FPGAビットストリームを格納するオンボード クワッド SPIフラッシュ・デバイスなどのメモリー使用率を削減します。

Intel FPGA の観点からのコンフィギュレーション・スキームについて説明します。 Intel Agilex® 7 デバイスは、アクティブおよびパッシブ・コンフィグレーション・スキームをサポートしています。アクティブ・コンフィギュレーション・スキームでは、FPGA がマスターとして機能し、外部メモリーがスレーブデバイスとして機能します。パッシブ・コンフィグレーション・スキームでは、外部ホストがマスターとして機能し、コンフィグレーションを制御します。FPGA はスレーブデバイスとして機能します。全ての Intel Agilex® 7コンフィギュレーション・スキームは、デザイン・セキュリティーとパーシャル・リコンフィギュレーションをサポートします。全ての Intel Agilex® 7アクティブ・コンフィギュレーション・スキームは、クワッド SPI フラッシュメモリーを使用したリモート・システム・アップデート (RSU) をサポートします。パッシブ・コンフィギュレーション・スキームで RSU を実装するには、外部コントローラーがコンフィギュレーション・ビットストリームを保存および駆動する必要があります。

Intel Agilex® 7デバイスは、以下のコンフィグレーション手法をサポートしています。

  • Avalon® streaming ( Avalon® -ST)
  • JTAG
  • Configuration via Protocol (CvP)
  • アクティブシリアル (AS) の通常モードと高速モード
表 1.   Intel Agilex® 7コンフィギュレーション・スキーム、データ幅、およびMSEL
コンフィグレーション・スキーム データ幅（ビット） MSEL[2:0]
Passive Avalon® -ST 32 000
16 101
8 110
JTAG 1 111
Configuration via Protocol (CvP) x8、x16 レーン1

0012

Active AS - fast mode

4

001
AS - normal mode 4 011

Avalon-ST

Avalon® -ST コンフィグレーション・スキームはパッシブ・コンフィグレーション・スキームです。 Avalon® -ST-ST は、 Intel Agilex® 7デバイスの最も高速なコンフィグレーション・スキームです。 Avalon® -STは、デバイスの最も高速なコンフィグレーション・スキームです。 Avalon® -STコンフィグレーション・は、x8、x16、および x32 モードをサポートします。 x16 および x32 ビットモードは、コンフィギュレーションに汎用 I/O (GPIO) を使用します。 x8 ビットモードは専用の SDM I/O ピンを使用します。

注: AVST_data[15:0]、AVST_data[31:0]、 AVST_clk、 とAVST_validは、1.2 Vで動作する兼用 GPIO を使用します。デバイスがユーザーモードになった後、これらのピンを通常のI/Oとして使用できます。

Avalon® -ST は、AVST_READYとAVST_VALID ピンを使用するバックプレッシャーをサポートしています。入力ビットストリームの処理時間はさまざまであるため、 Intel Agilex® 7デバイスへのデータを転送するにはバックプレッシャ・サポートが必要です。 Avalon® -STの詳細については、 Avalon® インターフェイス仕様を参照してください。

JTAG

専用のJTAG ピンを使用する Intel Agilex® 7 デバイスをコンフィグレーションできます。JTAG ポートは、多くの便利なツールや機能へのシームレスなアクセスを提供します。 Intel Agilex® 7のコンフィグレーションに加えて、Signal Tapまたはシステム・コンソール・ツールで、デバッグに JTAG ポートを使用します。

JTAG ポートの優先順位が最も高く、MSEL ピン設定。したがって、次のようにコンフィグレーションできます。したがって、セキュリティ上の理由で JTAG を無効にしない限り、MSELピンで別のコンフィギュレーション・スキームが指定されている場合でも、JTAG 経由で Intel Agilex® 7デバイスをコンフィギュレーションできます。

CvP

CvP は、外部 PCIe* ホストデバイスをルートポートとして使用し、PCIe リンク経由でインテル Agilex 7 デバイスをコンフィギュレーションします。 最大 x16 PCIe リンクを指定できます。 インテル Agilex 7 デバイスは、CvP初期化とCvP更新という2つのCvPモードをサポートします。
注: 通常、コンフィギュレーション・データ・レートは、リンク幅ではなく、デバイスの内部構成データ パスのデータレートによって制限されます。 最大データレートは、レーンの世代と数によって異なります。
CvP 初期化プロセスには、次の 2 つの手順が含まれます。
  1. ボードの電源投入中に、CvP は AS x4 モードのクアッド SPI メモリを使用して、FPGAをペリフェラル・イメージでコンフィグレーションし、 PCIe* IP を含む CvP インターフェイスを有効にします。 PCIe* リンク・トレーニングは、コアファブリックが設定される前にCvP PCIe* IP の PCIe* リンクを確立します。
  2. ホスト デバイスは CvP PCIe* リンクを使用して、コア ファブリックにデザインを設定します。

CvP 更新モードは、以前のフル チップ・コンフィギュレーションまたは CvP 初期化コンフィギュレーションからすでに確立されている PCIe* リンクを使用して、FPGAコアイメージを更新します。 Intel Agilex® 7 ユーザーモードに入ると、CvP 更新モードを使用して FPGA ファブリックをリコンフィグレーションできます。このモードには次の利点があります。

  • コア・アルゴリズムのロジックブロックの変更
  • リリースプロセスの一部として標準アップデートのメカニズムを提供します。
  • 複雑なシステムの一部であるさまざまなコンポーネント用コア・プロセッシングのカスタマイズ

Intel Agilex® 7 SoC デバイスの場合、CvP は FPGA コンフィギュレーション ・ファースト・モードでのみサポートされます。

ノーマル・モードのAS

アクティブシリアル x4 または AS x4 またはクワッド SPI は、3 および 4 バイトアドレス指定が可能なフラッシュメモリーをサポートするアクティブ・コンフィギュレーション・スキームです。電源投入時に、SDM は 3 バイトのアドレス指定を使用してQuad SPIフラッシュからコンフィグレーション・ファームウェアをロードするブート ROM から起動します。コンフィギュレーション・ファームウェアがロードされた後、Quad SPI フラッシュは残りのコンフィギュレーション プロセスで 4 バイトアドレス指定を使用して動作します。

AS (高速モード)

AS 通常モードと高速モードの唯一の違いは、コンフィグレーションを開始する前にこのモードでは10 msの遅延がないことです PCIe* または厳格なタイミング要件を持つその他のシステムの100 msのリンクアップ要件を満たすには、このモードを使用します。

AS 高速モードでは、パワーオン・シーケンスで、クワッド SPI フラッシュメモリーが SDM の前にリセットされないようにする必要があります。 Intel Agilex® 7 デバイスは、リセット解除直後にフラッシュメモリーにアクセスします。電源は、インテル Agilex 7 デバイスと外部 AS x4 フラッシュ デバイスに同等の高速ランプアップを提供できる必要があります。この要件を満たさないと、SDM はメモリーが見つからないことを報告します。その結果、コンフィグレーションは失敗します。


セクションの内容
設定と関連信号
Intel Agilex 7 デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル

関連情報
1 詳細については、 Intel Agilex® 7 Configuration via Protocol (CvP) 実装ユーザーガイドを参照してください。
2 CvP を使用してコアイメージをコンフィグレーションする前に、AS スキームを介してペリフェラル・イメージまたはフル・イメージ・コンフィグレーションをコンフィグレーションする必要があります。CvP コアイメージは、パッシブと呼ばれるPCIeリンクを介してホストによってロードされます。
レベル 2 の表題