インテルのみ表示可能 — GUID: xfo1539849843090
Ixiasoft
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1.8. Generic Serial Flash Interface Intel® FPGA IPを使用したフラッシュアクセス
- クロックとリセットブリッジ Intel® FPGA IP
- 汎用シリアル・フラッシュ・インターフェース Intel® FPGA IP
- JTAGからAvalonマスターブリッジへ Intel® FPGA IP
これらのコンポーネント、またはその他のコンポーネントについて詳しくは、Embedded Peripherals IP User Guideを参照してください。
SDMベースのデバイスの場合は、Mailbox Client Intel FPGA IPを使用してASコンフィグレーション・フラッシュにアクセスします。
インテル® MAX® 10デバイスの場合、 汎用QSPIフラッシュにアクセスするためにDisable Dedicated Active Serial InterfaceおよびEnable SPI Pins Interfaceパラメーターを有効にします。
この例では、System Console を使用して GSFI Intel® FPGA IP とフラッシュ メモリにアクセスします。 System Console は、TCL スクリプトとともに JTAG to Avalon Master Bridge Intel® FPGA IPを利用します。
例 : .tclスクリプトのサンプル
#set GSFI CSR base address and register map according to Platform Designer #system set base 0x8000000 set control_register [expr {$base + 0x0}] set spi_clock_baud_rate_register [expr {$base + 0x4}] set cs_delay_setting_register [expr {$base + 0x8}] set read_capturing_register [expr {$base + 0xc}] set operating_protocols_setting [expr {$base + 0x10}] set read_instr [expr {$base + 0x14}] set write_instr [expr {$base + 0x18}] set flash_cmd_setting [expr {$base + 0x1c}] set flash_cmd_ctrl [expr {$base + 0x20}] set flash_cmd_addr_register [expr {$base + 0x24}] set flash_cmd_write_data_0 [expr {$base + 0x28}] set flash_cmd_write_data_1 [expr {$base + 0x2c}] set flash_cmd_read_data_0 [expr {$base + 0x30}] set flash_cmd_read_data_1 [expr {$base + 0x34}] #claims JTAG to Avalon Master Bridge service set mp [claim_service master [lindex [get_service_paths master] 0] top] #print the value of Control Register set reg [master_read_32 $mp $control_register 0x1] puts "Control Register : $reg" #you may perform the flash operation here #close JTAG to Avalon Master Bridge service close_service master $mp
システムコンソールのサービスとコマンドの詳細については、 システムコンソールを使用したデザインの分析とデバッグを参照してください。
フラッシュ操作はいくつかのカテゴリーに分けられます。操作例、使用するレジスター、.tcl 各カテゴリーのサンプルスクリプトが提供されています。