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Ixiasoft
1.1. リリース情報
1.2. デバイスファミリー・サポート
1.3. Signals
1.4. パラメーター
1.5. レジスター・マップ
1.6. Intel® FPGA IPの使用
1.7. Generic Serial Flash Interface Intel® FPGA IP リファレンス・デザイン
1.8. Generic Serial Flash Interface Intel® FPGA IPを使用したフラッシュアクセス
1.9. インテル HALドライバー
1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ
1.11. Generic Serial Flash Interface Intel® FPGA IPユーザーガイドの改訂履歴
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1.6.3.1. バイトイネーブルのサポート
バイトイネーブルの動作 | サポートの種類 |
---|---|
4'b0000 | サポート(バーストが1より大きい場合) |
4'b0001 | サポート有 |
4'b0010 | サポート有 |
4'b0100 | サポート有 |
4'b1000 | サポート有 |
4'b0011 | サポート有 |
4'b0110 | サポート有 |
4'b1100 | サポート有 |
4'b0111 | サポート有 |
4'b1110 | サポート有 |
4'b1111 | サポート有 |
1より大きいすべての書き込みバーストは、4'b1111のバイトイネーブルに設定されます。この場合、すべてのバイトイネーブルは、バーストのすべてのワードを通じてアサートされます。 32 ビットを超えるマスターを使用して IP に接続すると、プラットフォーム・デザイナーのインターコネクト・ファブリックはマルチ・ワード・バーストを生成して、ワイド マスターをナロー 32 ビット スレーブ (IP) に適合させます。ワイド マスターがトランザクション全体で特定のバイトのみを書き込む場合は、Byte Enabling Supported Patternsテーブルのバイト有効化パターンの使用を選択します。バイト・イネーブル・パターンがバースト書き込みに対して連続していることを確認する必要があります。
注: バースト書き込みの場合、IPは、選択したバイト・イネーブル・パターンを使用しても、すべてのバイト(4'b1111)をフラッシュに書き込みます。データを有効にしていない場合、IPは0xFFを書き込みます。 IPのパフォーマンスは、バイトイネーブルを使用して1バイトのみを有効にした場合でも、64ビット幅のマスターに8バイトを書き込む場合と同じです。