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1.1. リリース情報
1.2. デバイスファミリー・サポート
1.3. Signals
1.4. パラメーター
1.5. レジスター・マップ
1.6. Intel® FPGA IPの使用
1.7. Generic Serial Flash Interface Intel® FPGA IP リファレンス・デザイン
1.8. Generic Serial Flash Interface Intel® FPGA IPを使用したフラッシュアクセス
1.9. インテル HALドライバー
1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ
1.11. Generic Serial Flash Interface Intel® FPGA IPユーザーガイドの改訂履歴
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1.6.2. メモリー操作
フラッシュ・メモリー・アクセス中に、IPは次の手順を実行して、直接読み取りまたは書き込み操作を実行できるようにします。
- 書き込み操作の書き込みイネーブル
- フラグ・ステータス・レジスターをチェックして、フラッシュで操作が完了したことを確認する
- 操作完了時にwaitrequest信号をリリースする
メモリー操作は Avalon® メモリー・マップド操作。アドレスバスに正しいアドレスを設定し、書き込みトランザクションの場合はデータを書き込み、単一トランザクションまたは目的のバーストカウント値の場合はバーストカウントバス1を駆動し、書き込みまたは読み取り信号をトリガーする必要があります。
注: マルチフラッシュデバイスのセットアップでは、アドレスバスが拡張されてチップセレクト値が含まれます。
図 2. 8ワード書き込みバースト波形の例
図 3. 8ワードリーディングバースト波形の例
図 4. 1バイト書き込み byteenable = 4'b0001 波形例
注:
インテル® Quartus® Prime プロ・エディションソフトウェアでデザインをコンパイルすると、Generic Flash Serial Interface Intel® FPGA IP コアに 2 つの内部制約なしクロックがあります。 インテル® は、次のコマンドを使用してパスを制約することを推奨します。
create_generated_clock -name <name_of_generated_clock> -source [get_ports <input_clock_name>] -divide_by 2 [get_registers <path_of_the_unconstrained_path>]