SDI Audio Intel FPGA IPのユーザーガイド

ID 683333
日付 6/21/2022
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ドキュメント目次

6.3. SDI Clocked Audio Inputのレジスター

次の表は、SDI Clocked Audio Input IPコアのレジスターを示しています。

表 29.  SDI Clocked Audio Inputのレジスターマップ

バイトオフセット

レジスター名

00h

Channel 0 Register

01h

Channel 1 Register

02h

FIFO Status Register

03h

FIFO Reset Register

表 30.  SDI Clocked Audio Inputのレジスター

ビット

フィールド名

アクセス

説明

Channel 0 Register

7:0

Channel 0

RW

オーディオチャネル0のユーザー定義のチャネル番号。

Channel 1 Register

7:0

Channel status RAM select

RW

オーディオチャネル1のユーザー定義のチャネル番号。

FIFO Status Register

7:0

Active channel

RO

このスティッキー・ビットは、Clocked Audio Input FIFOのオーバーフローを報告します。

FIFO Reset Register

6:0

未使用

WO

今後の使用に向けて予約されています。

7

FIFO reset WO Clocked Audio FIFOをリセットします。