5.3. SDI Clocked Audio Inputの信号

SDI Audio Intel FPGA IPのユーザーガイド

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ID 683333

日付 6/21/2022

バージョン 22.2-19.1.2

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Ixiasoft

以下の表に、SDI Clocked Audio Input IPコアの信号を示します。

次の表は、入力信号と出力信号を示しています。

次の表は、SDI Clocked Audio Input IPコアをプラットフォーム・デザイナー (スタンダード) でインスタンス化している場合のAvalon-STオーディオ信号を示しています。

表 20. SDI Clocked Audio InputのAvalon-STオーディオ信号
信号	幅	方向	詳細
`aud_clk`	[0:0]	入力	提供されるオーディオクロック。すべてのオーディオ入力信号は、このクロックに同期しています。
`aud_ready`	[0:0]	入力	Avalon-STレディー信号。デバイスでデータを受信可能な場合に、この信号をアサートします。
`aud_valid`	[0:0]	出力	Avalon-ST Valid信号。コアは、データを生成する際にこの信号をアサートします。
`aud_sop`	[0:0]	出力	Avalon-STパケット開始信号。コアは、新しいフレームを開始する際にこの信号をアサートします。
`aud_eop`	[0:0]	出力	Avalon-STパケット終了信号。コアは、フレームの終了時にこの信号をアサートします。
`aud_data`	[23:0]	出力	Avalon-STデータバス。コアは、この信号をアサートしてデータを転送します。

次の表は、直接制御インターフェイス信号を示しています。直接制御インターフェイスは、オーディオ抽出コンポーネントの内部にあります。

表 21. SDI Clocked Audio Inputの直接制御インターフェイス信号
信号	幅	方向	詳細
`channel0`	[7:0]	入力	オーディオチャネル1のチャネル番号を示します。
`channel1`	[7:0]	入力	オーディオチャネル2のチャネル番号を示します。
`fifo_status`	[7:0]	入力	ビット7をHighに駆動して、Clocked Audio Input FIFOバッファーをリセットします。
`fifo_reset`	[0:0]	出力	Clocked Audio Input FIFOバッファーがオーバーフローした際に、この信号をアサートします。