5.2. SDI Audio Extractの信号

SDI Audio Intel FPGA IPのユーザーガイド

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日付 6/21/2022

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5.2. SDI Audio Extractの信号

以下の表に、SDI Audio Extract IPコアの信号を示します。

次の表は、クロックリカバリー入力信号と出力信号を示します。

表 14. SDI Audio Extractのリカバリー入力信号と出力信号
信号	幅	方向	詳細
`reset`	[0:0]	入力	この信号はシステムをリセットします。
`fix_clk`	[0:0]	入力	Include Clockパラメーターをオンにする場合は、この200MHzリファレンス・クロックをアサートします。 Include Clockパラメーターをオンにしない場合は、この信号をLowに結び付けます。
`aud_clk_out`	[0:0]	出力	Include Clockパラメーターをオンにすると、コアはこの64 × サンプルレートのクロック (3.072MHzオーディオクロック) をアサートします。このクロックを使用して、同期モードでオーディオ・インターフェイスにクロックを提供します。コアはこのクロックをデジタルで作成するため、ジッターレベルが高くなる傾向があります。
`aud_clk48_out`	[0:0]	出力	Include Clockパラメーターをオンにすると、コアはこのサンプル・レート・クロックをアサートします。
`aud_z`	[0:0]	出力	コアはこの信号をアサートし、Zプリアンブルを示します。

次の表に、ビデオ入力信号を示します。

表 15. SDI Audio Extractのビデオ入力信号
信号	幅	方向	詳細
`vid_clk`	[0:0]	入力	ビデオクロックは通常、SD-SDI規格では27MHz、HD-SDI規格では74.25MHzまたは74.17MHz、3G-SDI規格では148.5MHzまたは148.35MHzです。`vid_datavalid`では、より高いクロックレートを使用することができます。
`vid_std`	[1:0]	入力	受信ビデオ規格を示します。3G-SDI、デュアル標準、およびトリプル標準モードにのみ適用されます。この信号を設定し、次の形式を示します。 `00b`: 10ビットSD-SDI `01b`: 20ビットHD-SDI `10b`: 3G-SDI Level B `11b`: 3G-SDI Level A
`vid_datavalid`	[0:0]	入力	ビデオデータが有効な場合に、この信号をアサートします。
`vid_data`	[19:0]	入力	この信号は、ルーマとクロマの情報を伝送します。 SD-SDI [19:10] 未使用 [9:0] Cb、Y、Cr、Yマルチプレクス HD-SDIおよび3G-SDI Level A [19:10] Y [9:0] C 3G-SDI Level B [19:10] Cb、Y、Cr、Yマルチプレクス (リンクA) [9:0] Cb、Y、Cr、Yマルチプレクス (リンクB)
`vid_locked`	[0:0]	入力	ビデオがロックされている場合に、この信号をアサートします。

次の表に、オーディオ入力信号および出力信号を示します。

表 16. SDI Audio Extractのオーディオ入力信号および出力信号
信号	幅	方向	詳細
`aud_clk`	[0:0]	入力	このクロックは、抽出されたオーディオに同期する3.072MHzに設定します。 SD-SDI入力の場合、この動作モードでは、コアはビデオに同期するオーディオを抽出するように制限されます。HD-SDI入力の場合、このクロックをオプションの48kHz出力から生成する、もしくはオーディオをビデオに同期させる必要があります。
`aud_ws_in`	[0:0]	入力	一部のオーディオレシーバーはワードセレクト出力を提供し、複数のオーディオ抽出コアのシリアル出力を揃えます。このような場合は、この信号をアサートしてオーディオ抽出の出力タイミングを外部から制御します。それ以外の場合は、0に設定します。この信号は、Highの状態で32 `aud_clk`サイクル、それに続いてLowの状態で32 `aud_clk`サイクルを繰り返すサイクルである必要があります。
`aud_de`	[0:0]	出力	このデータイネーブル信号をアサートし、`aud_ws`および`aud_data`信号の情報が有効なことを示します。同期モードでは、コアはこの信号を無視します。コアは、このデータイネーブル信号をアサートし、`aud_ws`および`aud_data`信号の情報が有効なことを示します。同期モードでは、コアはこの信号をHighに駆動します。
`aud_ws`	[0:0]	出力	コアはこのワードセレクト信号をアサートしてデシリアライゼーションのフレーミングを提供し、チャネルペアの左または右のサンプルを示します。
`aud_data`	[0:0]	出力	コアは、この信号をアサートしてAES出力モジュールから内部AESオーディオ信号を抽出します。パラレルモードでは、この信号は32ビット幅です。
`aud_data`	[31:0]	出力

次の表は、SDI Audio Extract IPコアをプラットフォーム・デザイナー (スタンダード) でインスタンス化している場合のAvalon-STオーディオ信号を示しています。

表 17. SDI Audio ExtractのAvalon-STオーディオ信号 `n`は音声チャネルの数で、値は0から`n`-1です。
信号	幅	方向	詳細
`aud(n)_clk`	[0:0]	入力	提供されるオーディオクロック。すべてのオーディオ入力信号は、このクロックに同期しています。
`aud(n)_ready`	[0:0]	出力	Avalon-STレディー信号。デバイスでデータを受信可能な場合に、この信号をアサートします。
`aud(n)_valid`	[0:0]	入力	Avalon-ST Valid信号。コアは、データを受信するとこの信号をアサートします。
`aud(n)_sop`	[0:0]	入力	Avalon-STパケット開始信号。コアは、新しいフレームを開始する際にこの信号をアサートします。
`aud(n)_eop`	[0:0]	入力	Avalon-STパケット終了信号。コアは、フレームの終了時にこの信号をアサートします。
`aud(n)_channel`	[7:0]	入力	Avalon-STセレクト信号。この信号を使用して、特定のチャネルを選択します。
`aud(n)_data`	[23:0]	入力	Avalon-STデータバス。このバスでデータを転送します。

次の表は、直接制御インターフェイス信号を示しています。直接制御インターフェイスは、SDI Audio Extract IPコアの内部にあります。

表 18. SDI Audio Extractの直接制御インターフェイス信号
信号	幅	方向	詳細
`reg_clk`	[0:0]	入力	直接制御インターフェイスのクロック。
`audio_control`	[7:0]	入力	この信号は、Audio Control Registerと同じ機能を果たします。
`audio_presence`	[7:0]	入力	この信号は、Audio Presence Registerと同じ機能を果たします。
`audio_status`	[7:0]	出力	この信号は、Audio Status Registerと同じ機能を果たします。
`sd_edp_presence`	[7:0]	出力	この信号は、SD EDP Presence Registerと同じ機能を果たします。
`error_status`	[7:0]	出力	この信号は、Error Status Registerと同じ機能を果たします。
`error_reset`	[15:0]	入力	このポートの任意のビットを`reg_clk`で1サイクルの間Highに設定し、`error_status`信号の対応するビットをクリアします。ビット [3:0] のいずれかを1クロックサイクルの間Highに設定すると、4ビット・エラー・カウンター全体がリセットされます。
`fifo_status`	[7:0]	入力	この信号は、FIFO Status Registerと同じ機能を果たします。
`fifo_reset`	[7:0]	入力	`reg_clk`で1サイクル間Highに設定し、`fifo_status`信号のアンダーフローまたはオーバーフロー・フィールドをクリアします。
`clock_status`	[7:0]	入力	この信号は、Clock Status Registerと同じ機能を果たします。
`csram_addr`	[5:0]	入力	チャネルステータスRAMアドレス。選択したアドレスの内容は、`reg_clk`で1サイクル後に`csram_data`信号で有効になります。
`csram_data`	[7:0]	入力	チャネル・ステータス・データ。この信号は、Channel Status RAMと同じ機能を果たします。

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