SDI Audio Intel FPGA IPのユーザーガイド

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ID 683333
日付 6/21/2022
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ドキュメント目次
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1. SDI Audio Intel FPGA IPの概要 2. SDI Audio Intel FPGA IPのご利用にあたって 3. SDI Audio Intel FPGA IPの機能の説明 4. SDI Audio Intel FPGA IPのパラメーター 5. SDI Audio Intel FPGA IPのインターフェイス信号 6. SDI Audio Intel FPGA IPのレジスター 7. SDI Audio Intel FPGA IPのユーザーガイド・アーカイブ 8. SDI Audio Intel FPGA IPのユーザーガイド改訂履歴
1. SDI Audio Intel FPGA IPの概要 x
1.1. リリース情報
2. SDI Audio Intel FPGA IPのご利用にあたって x
2.1. SDI Audio Intel FPGA IPのインスタンス化 テストベンチのシミュレーション
3. SDI Audio Intel FPGA IPの機能の説明 x
3.1. SDI Audio Embed IPコア 3.2. SDI Audio Extract IPコア 3.3. SDI Clocked Audio Input IPコア 3.4. SDI Clocked Audio Output IPコア 3.5. AESの形式 3.6. Avalon-STオーディオ・インターフェイス
4. SDI Audio Intel FPGA IPのパラメーター x
4.1. SDI Audio Embedのパラメーター 4.2. SDI Audio Extractのパラメーター 4.3. SDI Clocked Audio Inputのパラメーター 4.4. SDI Clocked Audio Outputのパラメーター
5. SDI Audio Intel FPGA IPのインターフェイス信号 x
5.1. SDI Audio Embedの信号 5.2. SDI Audio Extractの信号 5.3. SDI Clocked Audio Inputの信号 5.4. SDI Clocked Audio Outputの信号 5.5. SDI Audio IPのレジスター・インターフェイス信号
6. SDI Audio Intel FPGA IPのレジスター x
6.1. SDI Audio Embedのレジスター 6.2. SDI Audio Extractのレジスター 6.3. SDI Clocked Audio Inputのレジスター 6.4. SDI Clocked Audio Outputのレジスター
1. SDI Audio Intel FPGA IPの概要
2. SDI Audio Intel FPGA IPのご利用にあたって
3. SDI Audio Intel FPGA IPの機能の説明
4. SDI Audio Intel FPGA IPのパラメーター
5. SDI Audio Intel FPGA IPのインターフェイス信号
6. SDI Audio Intel FPGA IPのレジスター
7. SDI Audio Intel FPGA IPのユーザーガイド・アーカイブ
8. SDI Audio Intel FPGA IPのユーザーガイド改訂履歴

3.2. SDI Audio Extract IPコア

SDI Audio Extract IPコアは、SDI IPコアからSD、HD、および 3G-SDIを受け入れ、埋め込まれたオーディオの1つのチャネルペアを抽出します。

埋め込まれたオーディオの形式は、次の規格に従っています。

  • SMPTE272M-ABCD規格 (SD-SDI)
  • SMPTE299M規格 (HD-SDI)
  • SMPTE299M規格 (3G-SDI、暫定)

複数のチャネルペアを抽出する場合は、コンポーネントの複数のインスタンスを使用する必要があります。このIPコアは、サンプリング・レート48kHzのAESオーディオ形式をサポートします。

次の図は、SDI Audio Extract IPコアのブロック図を示しています。

図 2. SDI Audio Extract IPコアのブロック図

SDI Audio Extract IPコアは、次のコンポーネントで構成されます。

  • オーディオ抽出コア
  • Avalon-MMコントロール・バスのサポートを提供するレジスター・インターフェイス・ブロック

クロック・リカバリー・ブロックは、64 × サンプルレートのクロックを再生成します。これは、オーディオ出力ロジックのクロックに使用することができます。コンポーネントでは、200MHzのリファレンス・クロックからこのクロックを再生成するため、生成されるクロックのジッターが必要以上に高くなる場合があります。

デジタルPLLにより、この生成されたクロックを24kHzのリファレンス・ソースに同期させます。

HD-SDIのエンベデッド・オーディオでは、24kHzのリファレンス・ソースはエンベデッド・クロックの位相情報です。

SD-SDIのエンベデッド・オーディオで、エンベデッド・クロックの位相データが存在しない場合は、ビデオクロックから直接24kHzリファレンス信号を作成することができます。

次の図は、クロックリカバリーのブロック図を示しています。
図 3. クロックリカバリーのブロック図
レベル 2 の表題