5.1. SDI Audio Embedの信号

SDI Audio Intel FPGA IPのユーザーガイド

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日付 6/21/2022

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5.1. SDI Audio Embedの信号

以下の表に、SDI Audio Embed IPコアの信号を示します。

次の表は、一般的な入力信号と出力信号を示しています。

表 8. SDI Audio Embedの一般的な入力信号と出力信号
信号	幅	方向	詳細
`reset`	[0:0]	入力	この信号は、システムをリセットします。
`fix_clk`	[0:0]	入力	この信号は、1および1/1.001のクロックレートを使用しているビデオ規格間の違いを検出する際に使用される周波数リファレンスを提供します。この周波数が0の場合、信号はいずれかのクロックレートのみを検出します。コアは、この信号の可能な周波数を24.576MHz、25MHz、50MHz、100MHz、および200MHzに制限します。必要な周波数は、Frequency of fix_clkパラメーターを使用して設定します。
`vid_std_rate`	[0:0]	入力	Frequency of fix_clkパラメーターを0に設定している場合は、この信号をHighに駆動して1/1.001のビデオ・フレーム・レートを検出し、Lowに駆動して1のビデオ・フレーム・レートを検出する必要があります。Frequency of fix_clkパラメーターを他の設定にすると、コアは自動的にこれらのフレームレートを検出してこの信号をLowに駆動します。
`vid_clk48`	[0:0]	出力	ビデオと同期している48kHzの出力クロックです。このクロック信号は、Frequency Sine Wave GeneratorまたはInclude Clockパラメーターをオンにしている場合にのみ使用可能です。

次の表は、ビデオ入力信号と出力信号を示しています。

表 9. SDI Audio Embedのビデオ入力信号と出力信号
信号	幅	方向	詳細
`vid_clk`	[0:0]	入力	ビデオクロックは通常、SD-SDI規格では27MHz、HD-SDI規格では74.25MHzまたは74.17MHz、3G-SDI規格では148.5MHzまたは148.35MHzです。`vid_datavalid`信号では、より高いクロックレートを使用することができます。排他的クロックグループを`aud_clk`と`vid_clk`に設定することで、不安定な画像やちらつきを防ぎます。
`vid_std`	[1:0]	入力	受信ビデオ規格を示します。3G-SDI、デュアル標準、およびトリプル標準モードにのみ適用されます。この信号を設定し、次の形式を示します。 [00]: 10ビットSD-SDI [01]: 20ビットHD-SDI [10]: 3G-SDI Level B [11]: 3G-SDI Level A
`vid_datavalid`	[0:0]	入力	ビデオデータが有効な場合に、この信号をアサートします。
`vid_data`	[19:0]	入力	レシーバーのプロトコルリセット信号。この信号は、トランシーバー・ブロックからの`rx_rst_proto_out`リセット信号によって駆動する必要があります。この信号は、ルーマとクロマの情報を伝送します。 SD-SDI [19:10] 未使用 [9:0] Cb、Y、Cr、Yマルチプレクス HD-SDIおよび3G-SDI Level A [19:10] Y [9:0] C 3G-SDI Level B [19:10] Cb、Y、Cr、Yマルチプレクス (リンクA) [9:0] Cb、Y、Cr、Yマルチプレクス (リンクB)
`vid_out_datavalid`	[0:0]	出力	コアは、有効な出力ビデオ・クロック・サイクル時にこの信号をHighに駆動します。
`vid_out_trs`	[0:0]	出力	コアは、ビデオ・タイミング・リファレンス信号の最初の3FFクロックサイクル時にこの信号をHighに駆動します。3G-SDI Level Bでは最初の2つの3FFサイクルになります。この信号により、SDI IPコアへの接続が容易になります。
`vid_out_ln`	[10:0]	出力	ビデオライン信号で、SDI IPコアとの接続を容易にするものです。正しいビデオ出力ライン番号を観察するためには、Audio Embed IPで正しく埋め込み、ライン番号を表示するまでに2フレーム期間が必要です。
`vid_out_data`	[19:0]	出力	ビデオ出力信号です。

次の表は、オーディオ入力信号を示しています。

表 10. SDI Audio Embedのオーディオ入力信号 `N`はオーディオグループの数です。
信号	幅	方向	詳細
`aud_clk`	[2N–1:0]	入力	このクロックは、抽出されたオーディオに同期する3.072MHzに設定します。非同期モードでは、このクロックを3.072MHzを超える任意の周波数に設定します。インテルでは、このクロックを50MHzに設定することを推奨しています。 SD-SDI入力の場合、この動作モードでは、コアはビデオに同期するオーディオを埋め込むように制限されます。HD-SDI入力の場合は、このクロックをオプションの48Hz出力から生成する、もしくはオーディオをビデオに同期させる必要があります。排他的クロックグループを`aud_clk`と`vid_clk`に設定することで、不安定な画像やちらつきを防止します。
`aud_de`	[2N–1:0]	入力	このデータイネーブル信号をアサートし、`aud_ws`および`aud_data`信号の情報が有効なことを示します。同期モードでは、コアはこの信号を無視します。
`aud_ws`	[2N–1:0]	入力	このワードセレクト信号をアサートし、デシリアライゼーションのフレーミングを提供し、チャネルペアの左または右のサンプルを示します。
`aud_data`	[2N–1:0]	入力	AES入力モジュールからの内部AESデータ信号。パラレルモードでは、各オーディオペアは32ビット幅です。パラレルモードの合計幅は [(32*2N)–1:0] です。
`aud_data`	[(32*2N)–1:0]	入力

次の表は、プラットフォーム・デザイナー (スタンダード) でSDI Audio Embed IPコアをインスタンス化している場合のAvalon-STオーディオ信号を示しています。

表 11. SDI Audio EmbedのAvalon-STオーディオ信号 `n`は音声チャネルの数で、値は0から`n`-1です。
信号	幅	方向	詳細
`aud(n)_clk`	[0:0]	入力	提供されるオーディオクロック。すべてのオーディオ入力信号は、このクロックに同期しています。
`aud(n)_ready`	[0:0]	出力	Avalon-STレディー信号。デバイスでデータを受信可能な場合に、この信号をアサートします。
`aud(n)_valid`	[0:0]	入力	Avalon-ST Valid信号。コアは、データを受信するとこの信号をアサートします。
`aud(n)_sop`	[0:0]	入力	Avalon-STパケット開始信号。コアは、新しいフレームを開始する際にこの信号をアサートします。
`aud(n)_eop`	[0:0]	入力	Avalon-STパケット終了信号。コアは、フレームの終了時にこの信号をアサートします。
`aud(n)_channel`	[7:0]	入力	Avalon-STセレクト信号。この信号を使用して、特定のチャネルを選択します。
`aud(n)_data`	[23:0]	入力	Avalon-STデータバス。このバスでデータを転送します。

次の表は、レジスター・インターフェイス信号を示しています。レジスター・インターフェイスは、標準の8ビット幅のAvalon-MMスレーブです。

表 12. SDI Audio Embedのレジスター・インターフェイス信号
信号	幅	方向	詳細
`reg_clk`	[0:0]	入力	Avalon-MMレジスター・インターフェイスのクロック
`reg_reset`	[0:0]	入力	Avalon-MMレジスター・インターフェイスのリセット
`reg_base_addr`	[5:0]	入力	Avalon-MMレジスター・インターフェイスのリセット
`reg_burst_count`	[5:0]	入力	バイトでの転送サイズ
`reg_waitrequest`	[0:0]	出力	待機要求
`reg_write`	[7:0]	入力	書き込み要求
`reg_writedata`	[0:0]	入力	ターゲットに書き込まれるデータ
`reg_read`	[0:0]	入力	読み出し要求
`reg_readdatavalid`	[0:0]	出力	読み出しレイテンシー後の要求データのValid
`reg_readdata`	[7:0]	出力	ターゲットから読み出されたデータ

次の表は、直接制御インターフェイス信号を示しています。Include Avalon-MM Control Interfaceパラメーターをオフにすると、これらの信号はポートとして公開されます。

表 13. SDI Audio Embedの直接制御インターフェイス信号
信号	幅	方向	詳細
`reg_clk`	[0:0]	入力	直接制御インターフェイスのクロック。
`audio_control`	[7:0]	入力	この8ビット信号をアサートし、オーディオチャネルを有効にします。各ビットは、1つのオーディオチャネルを制御します。
`extended_control`	[7:0]	入力	この信号は、Extended Control Registerと同じ機能を果たします。
`video_status`	[7:0]	出力	この信号は、Video Status Registerと同じ機能を果たします。
`sd_edp_control`	[7:0]	出力	この信号は、SD EDP Control Registerと同じ機能を果たします。
`audio_status`	[7:0]	出力	この信号は、Audio Status Registerと同じ機能を果たします。
`cs_control`	[15:0]	入力	この信号は、Channel Status Control Registersと同じ機能を果たします。
`strip_control`	[7:0]	入力	この信号は、Strip Control Registerと同じ機能を果たします。インテル® Quartus® Primeプロ・エディションのSDI Audio Intel® FPGA IPは、ストリップ制御をサポートしません。
`strip_status`	[7:0]	出力	この信号は、Strip Status Registerと同じ機能を果たします。インテル® Quartus® Primeプロ・エディションのSDI Audio Intel® FPGA IPは、ストリップステータスをサポートしません。
`sine_freq_ch1`	[7:0]	入力	この信号は、Sine Channel 1 Frequency Registerと同じ機能を果たします。
`sine_freq_ch2`	[7:0]	入力	この信号は、Sine Channel 2 Frequency Registerと同じ機能を果たします。
`sine_freq_ch3`	[7:0]	入力	この信号は、Sine Channel 3 Frequency Registerと同じ機能を果たします。
`sine_freq_ch4`	[7:0]	入力	この信号は、Sine Channel 4 Frequency Registerと同じ機能を果たします。
`csram_addr`	[5:0]	入力	チャネルステータスRAMアドレス。
`csram_we`	[0:0]	入力	この信号を`reg_clk`信号で1サイクルの間Highに駆動して、`csram_data`ポートの値を`csram_addr`ポートのアドレスにあるチャネルステータスRAMにロードします。各入力オーディオペアが個別のチャネルステータスRAMを得ている場合、この信号は`extended_control`ポートで選択されているRAMをアドレス指定します。
`csram_data`	[7:0]	入力	チャネル・ステータス・データ。この信号は、表4–9のChannel Status RAMレジスターと同じ機能を果たします。

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