SDI Audio Intel FPGA IPのユーザーガイド

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ID 683333
日付 6/21/2022
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ドキュメント目次
ドキュメント目次 x
1. SDI Audio Intel FPGA IPの概要 2. SDI Audio Intel FPGA IPのご利用にあたって 3. SDI Audio Intel FPGA IPの機能の説明 4. SDI Audio Intel FPGA IPのパラメーター 5. SDI Audio Intel FPGA IPのインターフェイス信号 6. SDI Audio Intel FPGA IPのレジスター 7. SDI Audio Intel FPGA IPのユーザーガイド・アーカイブ 8. SDI Audio Intel FPGA IPのユーザーガイド改訂履歴
1. SDI Audio Intel FPGA IPの概要 x
1.1. リリース情報
2. SDI Audio Intel FPGA IPのご利用にあたって x
2.1. SDI Audio Intel FPGA IPのインスタンス化 テストベンチのシミュレーション
3. SDI Audio Intel FPGA IPの機能の説明 x
3.1. SDI Audio Embed IPコア 3.2. SDI Audio Extract IPコア 3.3. SDI Clocked Audio Input IPコア 3.4. SDI Clocked Audio Output IPコア 3.5. AESの形式 3.6. Avalon-STオーディオ・インターフェイス
4. SDI Audio Intel FPGA IPのパラメーター x
4.1. SDI Audio Embedのパラメーター 4.2. SDI Audio Extractのパラメーター 4.3. SDI Clocked Audio Inputのパラメーター 4.4. SDI Clocked Audio Outputのパラメーター
5. SDI Audio Intel FPGA IPのインターフェイス信号 x
5.1. SDI Audio Embedの信号 5.2. SDI Audio Extractの信号 5.3. SDI Clocked Audio Inputの信号 5.4. SDI Clocked Audio Outputの信号 5.5. SDI Audio IPのレジスター・インターフェイス信号
6. SDI Audio Intel FPGA IPのレジスター x
6.1. SDI Audio Embedのレジスター 6.2. SDI Audio Extractのレジスター 6.3. SDI Clocked Audio Inputのレジスター 6.4. SDI Clocked Audio Outputのレジスター
1. SDI Audio Intel FPGA IPの概要
2. SDI Audio Intel FPGA IPのご利用にあたって
3. SDI Audio Intel FPGA IPの機能の説明
4. SDI Audio Intel FPGA IPのパラメーター
5. SDI Audio Intel FPGA IPのインターフェイス信号
6. SDI Audio Intel FPGA IPのレジスター
7. SDI Audio Intel FPGA IPのユーザーガイド・アーカイブ
8. SDI Audio Intel FPGA IPのユーザーガイド改訂履歴

5.4. SDI Clocked Audio Outputの信号

以下の表に、SDI Clocked Audio Output IPコアの信号を示します。

次の表は、入力信号と出力信号を示しています。

表 22.  SDI Clocked Audio Outputの入力信号と出力信号

信号

幅

方向

詳細
aes_clk

[0:0]

入力

 オーディオ入力クロック
aes_de

[0:0]

出力

 オーディオ・データ・イネーブル
aes_ws

[0:0]

出力

 オーディオ・ワード・セレクト
aes_data

[0:0]

出力

内部のAES形式のオーディオデータ入力

次の表は、SDI Clocked Audio Output IPコアをプラットフォーム・デザイナー (スタンダード) でインスタンス化している場合のAvalon-STオーディオ信号を示しています。

表 23.  SDI Clocked Audio OutputのAvalon-STオーディオ信号

信号

幅

方向

詳細
aud_clk

[0:0]

入力

 提供されるオーディオクロック。すべてのオーディオ入力信号は、このクロックに同期しています。
aud_ready

[0:0]

出力

 Avalon-STレディー信号。デバイスでデータを受信可能な場合に、この信号をアサートします。
aud_valid

[0:0]

入力

Avalon-ST Valid信号。コアは、データを受信するとこの信号をアサートします。
aud_sop

[0:0]

入力

 Avalon-STパケット開始信号。コアは、新しいフレームを開始する際にこの信号をアサートします。
aud_eop

[0:0]

入力

 Avalon-STパケット終了信号。コアは、フレームの終了時にこの信号をアサートします。
aud_data

[23:0]

入力

 Avalon-STデータバス。このバスでデータを転送します。
関連情報
レベル 2 の表題