インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン

ダウンロード PDF
ID 683232
日付 6/30/2020
Public
ドキュメント目次
ドキュメント目次 x
インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン
インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン x
インテル® MAX® 10 FPGAピン接続ガイドライン インテル® MAX® 10 FPGAデバイスの電源共有ガイドライン インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドラインの改訂履歴
インテル® MAX® 10 FPGAピン接続ガイドライン x
クロックおよびPLLピン コンフィグレーション/JTAGピン 差動I/Oピン 外部メモリー·インターフェイス・ピン リファレンス・ピン アナログ入力ピン インテル® MAX® 10 (シングル電源) FPGA インテル® MAX® 10 (デュアル電源) FPGA インテル® MAX® 10 FPGAピン接続ガイドラインの注意項目
インテル® MAX® 10 FPGAデバイスの電源共有ガイドライン x
例1: インテル® MAX® 10 (デュアル電源) FPGA 例2: インテル® MAX® 10 (デュアル電源) FPGA 例3: インテル® MAX® 10 (デュアル電源) FPGA 例4: インテル® MAX® 10 (シングル電源) FPGA 例5: インテル® MAX® 10 (シングル電源) FPGA 例6: インテル® MAX® 10 (シングル電源) FPGA
インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン

インテル® MAX® 10 FPGAピン接続ガイドラインの注意項目

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。

インテル では、これらのガイドラインは推奨事項としてのみ提供しています。デバイスが適切に機能するかを検証するために、デザインにシミュレーション結果を適用することは設計者の責任となります。

  1. これらのピン接続ガイドラインは、 インテル® MAX® 10 FPGAデバイスファミリーに基づいて作成されています。
  2. 専用のグローバルクロックの数は、デバイスの集積度ごとに異なります。
  3. 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで指定されているとおりに行う必要があります。未使用ピンに対するデフォルトの インテル® Quartus® Primeの設定は、「弱いプルアップ抵抗でトライステートされた入力」です。ただし、特定のピンの場合のみ、 インテル® Quartus® Prime開発ソフトウェアによりGNDに自動接続します。
  4. 電源デカップリング・コンデンサーの静電容量値を選択する前に考慮にする必要がある点は、デカップリングされる特定の回路の動作周波数に対して供給するために必要な電力量です。電源プレーンのターゲット・インピーダンスの計算は、デバイス/電源の消費電流と電圧降下の要件に基づいて行う必要があります。次に、適切な数のコンデンサーを使用して、電源プレーンを分離する必要があります。オンボード・コンデンサーによるデカップリングは100MHzを超えません。これは、パッケージのマウンティングの「等価直列インダクタンス」のためです。高周波デカップリングには、低インダクタンスのプレーン間コンデンサーなどの適切なボードデザイン手法を検討する必要があります。インテル の「電源供給ネットワーク (PDN)」は、優れたデカップリング解析ツールとして、デカップリング解析を支援します。PDNデザインツールは、電源供給ネットワーク (PDN) ツールで入手できます。
    表 9.   インテル® MAX® 10デバイスの過渡電流および電圧リップル 各 インテル® MAX® 10デバイス電源の目標インピーダンスを計算するには、次の過渡電流および電圧リップルのパーセンテージを使用する必要があります。Ftargetを70MHz以上に設定すると、堅牢なPDNが得られます。
    インテル® MAX® 10供給レール 過渡電流 (%) 電圧リップル (%)
    VCC 50 5
    VCCIO 100 5
    VCCA 10 5
    VCCD_PLL 10 3
    VCCA_ADC 50 2
    VCCINT 50 3
  5. VCCAとVCCD_PLLには、別々の電源アイランドを使用してください。PLL電源は、ボード上の別のプレーンから発生する場合がありますが、フェライトビーズまたは他の同等の方法を使用して絶縁する必要があります。フェライトビーズを使用する場合は、0402パッケージを選択します。0402パッケージは、DC抵抗が低く、電流定格は接続先の電源 (VCCAまたはVCCD_PLL) の最大定常電流よりも高く、100MHzでのインピーダンスが高くなっています。
  6. VCCA電源アイランドのデカップリングには、デカップリング・コンデンサーの組み合わせを使用します。デカップリング・コンデンサーの値を決定するには、電源供給ネットワーク (PDN) ツールを参照してください。0.1uFの場合は0402パッケージを使用し、マウンティング・インダクタンスを下げるには小さいコンデンサーを使用します。0.1uF以下のコンデンサーをデバイスのできるだけ近くに配置します。パッケージのマウンティングの「等価直列インダクタンス」により、オンボード・コンデンサーによるデカップリングは100MHzを超えません。高周波デカップリングには、低インダクタンスのプレーン間コンデンサーなどの適切なボードデザイン手法を検討する必要があります。ジッターへの影響を最小限に抑えるために、VCCAデカップリングの解析には、20mVのリップル電圧を使用しています。
  7. VCCD_PLL電源アイランドのデカップリングには、デカップリング・コンデンサーの組み合わせを使用します。デカップリング・コンデンサーの値を決定するには、電源供給ネットワーク (PDN) ツールを参照してください。0.1uF以下のコンデンサーをデバイスのできるだけ近くに配置します。パッケージのマウンティングの「等価直列インダクタンス」により、オンボード・コンデンサーによるデカップリングは100MHzを超えません。高周波デカップリングには、低インダクタンスのプレーン間容量などの適切なボードデザイン手法を検討する必要があります。ジッターへの影響を最小限に抑えるために、VCCD_PLLデカップリングの解析には、20mVのリップル電圧を使用しています。
  8. ユーザーモードで使用するすべてのコンフィグレーション・ピンは低速I/Oです。
  9. Low Noise Switching Regulatorは、薄型表面実装パッケージ内にカプセル化されたスイッチング・レギュレーター回路として定義され、スイッチ・コントローラー、パワーFET、インダクターおよびその他のサポート部品を含みます。スイッチング周波数は通常、800kHzから1MHzで、高速過渡応答を有しています。このスイッチング周波数の範囲は、インテル の要件ではありません。ただしインテル では、Line RegulationおよびLoad Regulationが次の仕様を満たすことを必要とします。
    • Line Regulation < 0.4%
    • Load Regulation < 1.2%
  10. POFファイルの生成時に、Configure device from CFM0 onlyのオプションを インテル® Quartus® Prime開発ソフトウェアでイネーブルした場合、FPGAでは、常にコンフィグレーション・イメージ0をロードし、電源投入時に物理CONFIG_SELピンのサンプリングは行いません。
レベル 2 の表題