差動I/Oピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
| ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
|---|---|---|---|
| DIFFIO_RX_L[#:#][n,p]、 DIFFOUT_L[#:#][n,p] | I/O、専用RXチャネル、エミュレートされたLVDS出力チャネル | これは、差動入力として使用する場合、左のI/Oバンク上の真のLVDSレシーバーチャネルです。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用しない場合は、ユーザーI/Oピンとして使用可能です。 これは、差動出力として使用する場合、左のI/Oバンク上のエミュレートされたLVDS出力チャネルです。エミュレートされたLVDS出力バッファーには、外部抵抗ネットワークが必要です。末尾が「p」のピンでは、差動チャネルの正の信号を運びます。末尾が「n」のピンでは、差動チャネルの負の信号を運びます。差動信号に使用しない場合、これらのピンはユーザーI/Oピンとして使用可能です。 |
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 インテル® MAX® 10デバイスの各LVDSペア数については、それぞれのデバイスのピン配置ファイルを参照してください。 |
| DIFFIO_RX_R[#:#][n,p]、 DIFFOUT_R[#:#][n,p] | I/O、専用RXチャネル、エミュレートされたLVDS出力チャネル | これは、差動入力として使用する場合、右のI/Oバンク上の真のLVDSレシーバーチャネルです。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用しない場合は、ユーザーI/Oピンとして使用可能です。 これは、差動出力として使用する場合、右のI/Oバンク上のエミュレートされたLVDS出力チャネルです。エミュレートされたLVDS出力バッファーには外部抵抗ネットワークが必要です。末尾が「p」のピンでは、差動チャネルの正の信号を運びます。末尾が「n」のピンでは、差動チャネルの負の信号を運びます。差動信号に使用しない場合、これらのピンはユーザーI/Oピンとして使用可能です。 |
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 インテル® MAX® 10デバイスの各LVDSペア数については、それぞれのデバイスのピン配置ファイルを参照してください。 |
| DIFFIO_RX_T[#:#][n,p]、 DIFFOUT_T[#:#][n,p] | I/O、専用RXチャネル、エミュレートされたLVDS出力チャネル | これは、差動入力として使用する場合、上のI/Oバンク上の真のLVDSレシーバーチャネルです。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用しない場合は、ユーザーI/Oピンとして使用可能です。 これは、差動出力として使用する場合、上のI/Oバンク上のエミュレートされたLVDS出力チャネルです。エミュレートされたLVDS出力バッファーには外部抵抗ネットワークが必要です。末尾が「p」のピンでは、差動チャネルの正の信号を運びます。末尾が「n」のピンでは、差動チャネルの負の信号を運びます。差動信号に使用しない場合、これらのピンはユーザーI/Oピンとして使用可能です。 |
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 インテル® MAX® 10デバイスの各LVDSペア数については、それぞれのデバイスのピン配置ファイルを参照してください。 |
| DIFFIO_RX_B[#:#][n,p]、 DIFFOUT_B[#:#][n,p] | I/O、専用RXチャネル、エミュレートされたLVDS出力チャネル | これは、差動入力として使用する場合、下のI/Oバンク上の真のLVDSレシーバーチャネルです。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用しない場合は、ユーザーI/Oピンとして使用可能です。 これは、差動出力として使用する場合、下のI/Oバンク上の真のLVDSレシーバーチャネルです。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用しない場合は、ユーザーI/Oピンとして使用可能です。 |
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 インテル® MAX® 10デバイスの各LVDSペア数については、それぞれのデバイスのピン配置ファイルを参照してください。 |
| DIFFIO_TX_RX_B[#:#][n,p] | I/O、専用TX/RXチャネル | これは、下のI/Oバンク上のLVDSトランスミッター・チャネルまたは真のLVDSレシーバーチャネルです。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用しない場合は、ユーザーI/Oピンとして使用可能です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 インテル® MAX® 10デバイスの各LVDSペア数については、それぞれのデバイスのピン配置ファイルを参照してください。 |
| High_Speed | I/O | これらはI/Oピンです。High_Speed I/Oピンは、Low_Speed I/Oピンと比較してパフォーマンスが高くなります。 High_Speed I/OピンはBank 2、3、4、5、6、および7にあります。 |
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| Low_Speed | I/O | これらはI/Oピンです。Low_Speed I/Oピンは、High_Speed I/Oピンと比較してパフォーマンスが低くなります。 Low_Speed I/OピンはBank 1A、1B、および8にあります。 |
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| RDN | I/O、入力 | このピンは、各OCT RSキャリブレーション・ブロックに必要です。OCTが適用されるのは、10M16、10M25、および10M50デバイスの右のI/Oバンク (バンク5および6) のみです。 このピンは兼用ピンです。OCTキャリブレーションを使用しない場合は、RDNピンを通常のI/Oピンとして使用できます。OCTキャリブレーションを使用する場合は、外部抵抗を介してRDNピンをGNDに接続してください。 |
OCTを使用する場合は、必要なI/O規格に応じて、25、34、40、48、または50Ωの抵抗を介してこれらのピンをGNDに接続します。インテル では、デバイスによってこの専用入力ピンが外部高精度抵抗またはI/Oピンに対して使われていない場合は、RDNピンをGNDに接続することをお勧めします。 |
| RUP | I/O、入力 | このピンは、各OCT RSキャリブレーション・ブロックに必要です。OCTが適用されるのは、10M16、10M25、および10M50デバイスの右のI/Oバンク (バンク5および6) のみです。 このピンは兼用ピンです。OCTキャリブレーションを使用しない場合は、RUPピンを通常のI/Oピンとして使用できます。OCTキャリブレーションを使用する場合は、外部抵抗を介してRUPピンをVCCNに接続してください。 |
OCTを使用する場合は、必要なI/O規格に応じて、25、34、40、48、または50Ωの抵抗を介してこれらのピンをGNDに接続します。インテル では、デバイスによってこの専用入力ピンが外部高精度抵抗またはI/Oピンに対して使われていない場合は、RUPピンが存在するバンクのVCCIOまたはGNDにRUPピンを接続することをお勧めします。 |
| VREFB<#>N0 | 電源、I/O | これらのピンは兼用ピンです。バンク1Aおよび1Bの場合、VREFピンは共有されます。 各I/Oバンクの入力リファレンス電圧です。バンクによって電圧リファレンスI/O規格が使われている場合、これらのピンをそのバンクの電圧リファレンス・ピンとして使用します。 |
VREFピンをバンクまたは共有バンクで使用していない場合は、未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 VREFピンをI/Oピンとして使用する場合、通常のI/O ピンよりも高いキャパシタンスになります。それにより、エッジレートが遅くなり、I/Oタイミングに影響します。 |