例3: インテル® MAX® 10 (デュアル電源) FPGA
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
| 電源ピン名 | レギュレーター数 | 電圧レベル (V) | 電源許容範囲 | 電源 | レギュレーターの共有 | 説明 |
|---|---|---|---|---|---|---|
| VCC | 1 | 1.2 | ± 50mV | スイッチャー (*) | 共有 | オプションで、適切なアイソレーション・フィルターを使用して、VCCINTおよびVCCD_PLLをVCCと共有できます。 |
| VCCINT | 分離 | |||||
| VCCD_PLL | 分離 | |||||
| VCCA | 2 | 2.5 | ± 5% | スイッチャー (*) | 共有 | オプションで、適切なアイソレーション・フィルターを使用して、VCCA_ADCをVCCAと共有できます。 |
| VCCA_ADC | 分離 | |||||
| VCCIO1B | 3 | 2.5 | ± 5% | スイッチャー (*) | 共有 | オプションで、適切なアイソレーション・フィルターを使用して、VCCIO1AをVCCIO1Bと共有できます。 |
| VCCIO1A | 分離 | |||||
| VCCIO[2..8] | 4 | 変動 | ± 5% | スイッチャー (*) | 共有 | 個別の電源レールです。 |
(*) スイッチャーを使用してこれらの電圧を供給する場合は、 インテル® MAX® 10 FPGAピン接続ガイドラインへの注意項目 の注意9で定義されている低ノイズ・スイッチャーを使用してください。
注意:
- EPE (Early Power Estimation) ツールを使用して、特定のデザインに必要な電力を決定します。
- 各ボードデザインには、特定のボードデザイン要件を満たすために必要な電力レギュレーターを決定するために、独自の電力解析が不可欠です。 インテル® MAX® 10 FPGAデバイスを使用する場合のブロック図の例を図3に示します。
- インテル® MAX® 10のパフォーマンスは、推奨されるEnpirion電源ソリューションで保証されます。 インテル® MAX® 10デバイス向けに推奨されるEnpirionソリューションのリストは、Early Power Estimators (EPE) およびPower Analyzer のページを参照してください。推奨されるEnpirionソリューションは、要約レポートに含まれています。Enpirion電源ソリューションの詳細に関しては、Enpirion電源ソリューション のページを参照してください。
- 200MHzをターゲットとするLPDDR2インターフェイスの場合、メモリーデバイスのI/Oとコア電源を ±3％ の変動に制限する必要があります。
- 最大ランプ速度要件に関しては、 インテル® MAX® 10 FPGAコンフィグレーション・ユーザーガイド を参照してください。
図 3. インテル® MAX® 10 (デュアル電源) FPGAの電源共有ガイドラインの例 (ADC機能を使用し、VCCIO[2..8] ピンが1.0V/1.2V/1.35V/1.5V/1.8V/2.5V/3.0V/3.3Vでパワーアップされる場合)