クロックおよびPLLピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
| ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
|---|---|---|---|
| CLK [0..7]p | クロック、I/O | 専用のグローバルクロック入力ピンです。差動グローバルクロック入力またはユーザー入力ピンの正端子入力にも使用できます。このクロック入力ピンをシングルエンドピンとして使用する場合は、P記法は無視できます。 CLK[0..7]pピンは通常のI/Oピンとして機能します。 |
未使用のピンは、ピンが存在するバンクのVCCIOまたはGNDに接続します。 注意2および3を参照してください。 |
| CLK[0..7]n | クロック、I/O | 専用のグローバルクロック入力ピンです。差動グローバルクロック入力またはユーザー入力ピンの負端子入力にも使用できます。このクロック入力ピンをシングルエンドピンとして使用する場合は、n記法は無視できます。 CLK[0..7]nピンは通常のI/Oピンとして機能します。 |
未使用のピンは、ピンが存在するバンクのVCCIOまたはGNDに接続します。 注意2および3を参照してください。 |
| DPCLK[0..3] | I/O、入力 | DPCLKピンは、クロック、非同期クリア、プリセット、クロックイネーブルなどの高ファンアウト制御信号用のグローバル・クロック・ネットワークに接続できます。DPCLKピンはPLL入力に給電できません。 | 未使用のピンは、ピンが存在するバンクのVCCIOまたはGNDに接続します。 このピンは通常のI/Oピンとして機能します。 注意3を参照してください。 |
| PLL_[L,R,B,T]_CLKOUTp | I/O、出力 | PLLからの外部クロック出力用のオプションの正端子[1..4] です。このピンは、PLL出力から給電されている場合、シングルエンドまたは差動I/O規格に割り当てることができます。
PLL_[L,R,B,T]_CLKOUTpピンの可用性は、デバイスの集積度とパッケージの組み合わせにより異なります。詳細に関しては、特定のデバイスのピン配置ファイルを参照してください。 |
未使用のピンはGNDに接続します。 このピンは通常のI/Oピンとして機能します。 注意3を参照してください。 |
| PLL_[L,R,B,T]_CLKOUTn | I/O、出力 | PLLからの外部クロック出力用のオプションの負の端子[1..4] です。このピンは、PLL出力から給電されている場合、シングルエンドまたは差動I/O規格に割り当てることができます。
PLL_[L,R,B,T]_CLKOUTnピンの可用性は、デバイスの集積度とパッケージの組み合わせにより異なります。詳細に関しては、特定のデバイスのピン配置ファイルを参照してください。 |
未使用のピンはGNDに接続します。 このピンは通常のI/Oピンとして機能します。 注意3を参照してください。 |