インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン

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ID 683232
日付 6/30/2020
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インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン
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インテル® MAX® 10 FPGAピン接続ガイドライン インテル® MAX® 10 FPGAデバイスの電源共有ガイドライン インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドラインの改訂履歴
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クロックおよびPLLピン コンフィグレーション/JTAGピン 差動I/Oピン 外部メモリー·インターフェイス・ピン リファレンス・ピン アナログ入力ピン インテル® MAX® 10 (シングル電源) FPGA インテル® MAX® 10 (デュアル電源) FPGA インテル® MAX® 10 FPGAピン接続ガイドラインの注意項目
インテル® MAX® 10 FPGAデバイスの電源共有ガイドライン x
例1: インテル® MAX® 10 (デュアル電源) FPGA 例2: インテル® MAX® 10 (デュアル電源) FPGA 例3: インテル® MAX® 10 (デュアル電源) FPGA 例4: インテル® MAX® 10 (シングル電源) FPGA 例5: インテル® MAX® 10 (シングル電源) FPGA 例6: インテル® MAX® 10 (シングル電源) FPGA
インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン

インテル® MAX® 10 (デュアル電源) FPGA

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
表 8.   インテル® MAX® 10 (デュアル電源) FPGA
ピン名 ピンの機能 ピンの説明 接続ガイドライン
VCC Power コアおよびペリフェラルの電源ピンです。

すべてのVCCピンを1.2V電源に接続します。

これらのピンのデカップリングは、それぞれのボードのデザインのデカップリング要件に依存します。注意4を参照してください。
VCCIO[#] 電源

バンク1から8のI/O電源電圧ピンです。各バンクでは、異なる電圧レベルをサポートします。

VCCIOピンでは、すべてのI/O規格の入力および出力バッファーに電力を供給します。

VCCIOピンでは、JTAGピンとコンフィグレーション・ピンの電源を入れます。

これらのピンを1.0V、1.2V、1.35V、1.5V、1.8V、2.5V、3.0V、または3.3Vの電源に接続します。各I/Oバンクに割り当てられたI/O規格に応じて行います。

注: 1.0V VCCIOは、I/Oバンク1Bおよび8ではサポートされていません。デュアル電源デバイスオプションの場合、1.0V VCCIOは、次のデバイスでのみサポートされます。10M16DCF484C8G、10M16DAF484C8G、10M25DCF484C8G、10M25DAF484C8G、10M40DCF484C8G、10M40DAF484C8G、10M50DCF484C8G、10M50DAF484C8G

他の インテル® MAX® 10デバイスから10M02デバイスに移行する場合、VCCIO1AピンおよびVCCIO1Bピンは、10M02デバイスのVCCIO1ピンに短絡されます。

ADC機能をイネーブルしない場合、VREFピンを使用しない限りは、VCCIO1AピンとVCCIO1Bピンを異なる電圧レベルに接続できます。VREFピンを使用する場合は、VCCIO1AピンとVCCIO1Bピンは同じ電圧レベルに接続する必要があります。

ADC機能をイネーブルする場合は、VCCIO1A とVCCIO1Bを2.5Vに接続します。

VCCIO1AピンとVCCIO1Bピンの間で電源を共有するには、ノイズを分離するためにフィルタリングが必要です。フィルターは、VCCIO1Aピンの近くに配置する必要があります。VCCIO1AとVCCIO1Bが同じ電源を共有している場合、フィルタリングを必要としないのは10M02 デバイスのみです。ADC機能がイネーブルされている場合は、フィルターが必要です。

10M08または10M16デバイスからADCがイネーブルされている10M02デバイスに移行する場合は、10M02デバイスでフィルターを0Ω抵抗に交換してください。

各 インテル® MAX® 10デバイスに使用可能なVCCIOピンの詳細に関しては、各デバイスのピン配置ファイルを参照してください。

これらのピンのデカップリングは、それぞれのボードのデザインのデカップリング要件に依存します。注意4を参照してください。
VCCA[1..4] 電源 PLLアナログブロックの電源ピンです。

PLLを使用しない場合でも、これらのピンを2.5Vの電源に接続します。これらのピンのパワーアップとパワーダウンは、同時に行う必要があります。すべてのVCCAピンを一緒に接続します。

FPGAへのVCCA電源は、ジッター性能を向上させるために絶縁する必要があります。注意5および6を参照してください。

UFMおよびCFMのパワーダウン要件の詳細に関しては、 インテル® MAX® 10ユーザー・フラッシュメモリー・ユーザーガイド を参照してください。

VCCD_PLL[1..4] 電源 PLLデジタルブロックの電源ピンです。

PLLを使用しない場合でも、VCCD_PLL[1..4] ピンを1.2V電源に接続します。

すべてのVCCD_PLL[1..4] ピンを一緒に接続します。

インテル では、ジッター性能を向上させるために、これらのピンを他のVCCピンから分離しておくことをお勧めします。注意5および7を参照してください。

VCCA_ADC 電源 ADCアナログブロックの電源ピンです。

最良のADCパフォーマンスを得るためには、VCCA_ADCピンを推奨電源仕様に接続します。

ADCを使用していない場合は、VCCA_ADCピンを任意の2.5V電源ドメインに接続します。VCCA_ADCピンをGNDに接続しないでください。

これらのピンのデカップリングは、それぞれのボードのデザインのデカップリング要件に依存します。注意4を参照してください。
VCCINT 電源 ADCデジタルブロックの電源ピンです。

最良のADCパフォーマンスを得るためには、VCCINTピンを推奨電源仕様に接続します。

ADCを使用していない場合は、VCCINTピンを任意の1.2V電源ドメインに接続します。

これらのピンのデカップリングは、それぞれのボードのデザインのデカップリング要件に依存します。注意4を参照してください。
関連情報
レベル 2 の表題