インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン

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ID 683232
日付 6/30/2020
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インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン
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インテル® MAX® 10 FPGAピン接続ガイドライン インテル® MAX® 10 FPGAデバイスの電源共有ガイドライン インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドラインの改訂履歴
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クロックおよびPLLピン コンフィグレーション/JTAGピン 差動I/Oピン 外部メモリー·インターフェイス・ピン リファレンス・ピン アナログ入力ピン インテル® MAX® 10 (シングル電源) FPGA インテル® MAX® 10 (デュアル電源) FPGA インテル® MAX® 10 FPGAピン接続ガイドラインの注意項目
インテル® MAX® 10 FPGAデバイスの電源共有ガイドライン x
例1: インテル® MAX® 10 (デュアル電源) FPGA 例2: インテル® MAX® 10 (デュアル電源) FPGA 例3: インテル® MAX® 10 (デュアル電源) FPGA 例4: インテル® MAX® 10 (シングル電源) FPGA 例5: インテル® MAX® 10 (シングル電源) FPGA 例6: インテル® MAX® 10 (シングル電源) FPGA
インテル® MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン

外部メモリー·インターフェイス・ピン

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
表 4.  外部メモリー·インターフェイス・ピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン
DQ[#]R I/O、DQ オプションのデータ信号です。外部メモリー・インターフェイスで使用します。指定されたDQバス内のDQビットの順序は重要ではありません。ただし、異なるDQバス幅を持つメモリー・インターフェイスへの移行を計画している場合は、ピンの割り当ての際は注意して使用してください。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
DQS[#]R I/O、DQS オプションのデータストローブ信号です。外部メモリー・インターフェイスで使用します。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
DQSn[#]R I/O、DQSn オプションの補完データストローブ信号です。外部メモリー・インターフェイスで使用します。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
DM[#]R I/O、DM DMピンのLow信号は、書き込みが有効であることを示します。DMピンをHighに駆動すると、DQ信号のメモリーマスキングが発生します。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
CK_[6] I/O、出力 外部メモリーデバイスの入力クロックです。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
CK#_[6] I/O、出力 外部メモリーデバイスの入力クロック、反転CKです。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
レベル 2 の表題