A. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイド

インテル®高位合成 (HLS) コンパイラープロ・エディション: ベスト・プラクティス・ガイド

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ID 683152

日付 12/16/2019

バージョン 19.4

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ドキュメント目次

ドキュメント目次 x

1. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイド 2. コンポーネントのコーディングおよびコンパイルのベスト・プラクティス 3. インターフェイスのベスト・プラクティス 4. ループのベスト・プラクティス 5. メモリー・アーキテクチャーのベスト・プラクティス 6. タスクのシステム 7. データ型のベスト・プラクティス 8. 高度なトラブルシューティング A. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイド B. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイドの改訂履歴

3. インターフェイスのベスト・プラクティス x

3.1. コンポーネントに適したインターフェイスの選択 3.2. 可変遅延MMマスター・インターフェイスのLSUの制御 3.3. ポインター・エイリアシングの回避

3.1. コンポーネントに適したインターフェイスの選択 x

3.1.1. ポインター・インターフェイス 3.1.2. Avalon® Memory Mappedマスター・インターフェイス 3.1.3. Avalon® Memory Mappedスレーブ・インターフェイス 3.1.4. Avalon® Streaming インターフェイス 3.1.5. 値渡しインターフェイス

4. ループのベスト・プラクティス x

4.1. ループでの呼び出しによるハードウェアの再利用 4.2. ループの並列化 4.3. 整形式ループの構造 4.4. ループ搬送依存関係の最小化 4.5. 複雑なループ終了条件の回避 4.6. ネスト化ループから単一ループへの変換 4.7. 可能な限り最も深いスコープでの変数宣言

4.2. ループの並列化 x

4.2.1. ループのパイプライン処理 4.2.2. ループの展開 4.2.3. 例 : ループのパイプライン処理および展開

5. メモリー・アーキテクチャーのベスト・プラクティス x

5.1. 例 : 結合メモリー・アーキテクチャーのオーバーライド 5.2. 例 : バンク・メモリー・アーキテクチャーのオーバーライド 5.3. 領域削減のためのメモリーのマージ 5.4. 例 : ローカル・メモリー・アドレスのバンク選択ビットの指定

5.3. 領域削減のためのメモリーのマージ x

5.3.1. 例 : 深さ方向へのメモリーのマージ 5.3.2. 例 : メモリーの幅方向のマージ

6. タスクのシステム x

6.1. 複数ループの並列実行 6.2. 負荷のかかる計算ブロックの共有 6.3. 階層デザインの実装 6.4. 潜在的なパフォーマンスの落とし穴の回避

7. データ型のベスト・プラクティス x

7.1. 暗黙的データ型変換の回避 7.2. ac_int データ型使用時の負のビットシフトの回避

8. 高度なトラブルシューティング x

8.1. コンポーネントがコ・シミュレーションでのみ失敗する場合 8.2. コンポーネントの結果の品質が悪い

1. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイド

2. コンポーネントのコーディングおよびコンパイルのベスト・プラクティス

3. インターフェイスのベスト・プラクティス

3.1. コンポーネントに適したインターフェイスの選択

3.1.1. ポインター・インターフェイス

3.1.2. Avalon® Memory Mappedマスター・インターフェイス

3.1.3. Avalon® Memory Mappedスレーブ・インターフェイス

3.1.4. Avalon® Streaming インターフェイス

3.1.5. 値渡しインターフェイス

3.2. 可変遅延MMマスター・インターフェイスのLSUの制御

3.3. ポインター・エイリアシングの回避

4. ループのベスト・プラクティス

4.1. ループでの呼び出しによるハードウェアの再利用

4.2. ループの並列化

4.2.1. ループのパイプライン処理

4.2.2. ループの展開

4.2.3. 例 : ループのパイプライン処理および展開

4.3. 整形式ループの構造

4.4. ループ搬送依存関係の最小化

4.5. 複雑なループ終了条件の回避

4.6. ネスト化ループから単一ループへの変換

4.7. 可能な限り最も深いスコープでの変数宣言

5. メモリー・アーキテクチャーのベスト・プラクティス

5.1. 例 : 結合メモリー・アーキテクチャーのオーバーライド

5.2. 例 : バンク・メモリー・アーキテクチャーのオーバーライド

5.3. 領域削減のためのメモリーのマージ

5.3.1. 例 : 深さ方向へのメモリーのマージ

5.3.2. 例 : メモリーの幅方向のマージ

5.4. 例 : ローカル・メモリー・アドレスのバンク選択ビットの指定

6. タスクのシステム

6.1. 複数ループの並列実行

6.2. 負荷のかかる計算ブロックの共有

6.3. 階層デザインの実装

6.4. 潜在的なパフォーマンスの落とし穴の回避

7. データ型のベスト・プラクティス

7.1. 暗黙的データ型変換の回避

7.2. ac_int データ型使用時の負のビットシフトの回避

8. 高度なトラブルシューティング

8.1. コンポーネントがコ・シミュレーションでのみ失敗する場合

8.2. コンポーネントの結果の品質が悪い

A. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイド

B. インテル®HLSコンパイラープロ・エディションベスト・プラクティス・ガイドの改訂履歴