JESD204C Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683108
日付 10/22/2021
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

8. コントロールおよびステータスレジスター

コントロールおよびステータスレジスターは、ソフトウェアから見た場合、およびハードウェアによって実装された場合のバイトアドレス指定を参照します。読み書き可能なすべてのレジスターは、Security Development Lifecycle (SDL) の慣行に準拠するために保護する必要があります。レジスターアクセス保護を実行しなければなりません。
表 26.  レジスターアクセスのタイプと定義この表は、インテルFPGA IPにおけるレジスターアクセスのタイプを説明しています。
アクセスタイプ 定義
RO ソフトウェアは読み出し専用です (書き込みには影響しません)。値は内部で「0」または「1」に固定されており、変化しません。
RO/V ソフトウェアは読み出し専用です (書き込みには影響しません)。値は異なる場合があります。
RC
  • ソフトウェアが現在のビット値を読み出して返すと、ビットは自動的に0にクリアされます。
  • ソフトウェアの読み出しにより、ビット値も0にクリアされます。
RW
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアはビットを書き込み、目的の値に設定します。
RW1C
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアは0を書き込み、影響はありません。
  • ハードウェアによってビットが1に設定されている場合、ソフトウェアは1を書き込み、ビットを0にクリアします。
  • ハードウェアはビットを1に設定します。
  • ソフトウェアのクリアは、ハードウェアのセットよりも優先されます。
RW1S
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアは0を書き込み、影響はありません。
  • ソフトウェアは1を書き込み、ビットを1に設定します。
  • ソフトウェアによってビットが1に設定されている場合、ハードウェアはビットを0にクリアします。
  • ソフトウェアのセットは、ハードウェアのクリアよりも優先されます。

セクションの内容
トランスミッター・レジスター
レシーバーレジスター

レベル 2 の表題