JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

3.1. クロック

JESD204C IPは、リンククロック (リンク層) とフレームクロック (トランスポート層) で動作します。トランシーバーは、リンク・クロック・ドメインとシリアル・クロック・ドメインで動作します。

表 13.   JESD204C IPクロック
クロック信号 計算式 説明

TX/RXデバイスクロック

j204c_pll_refclk

PLLの選択 デバイスクロックは、トランシーバーPLLへのPLLリファレンス・クロックです。

TX/RXリンククロック

j204c_txlink_clk

j204c_rxlink_clk

ラインレート/132 JESD204C IPのタイミング・リファレンス。リンククロックは、ラインレートを132で割った値になります。これは、リンククロックが64B/66Bエンコーディング後の132ビット・データバスのドメイン・アーキテクチャーで動作するためです。

TX/RXフレームクロック

j204c_txframe_clk

j204c_rxframe_clk

(リンククロック周波数 *FCLK_MULP) MHz JESD204C仕様に基づくフレームクロック。フレームクロックは常に、リンククロックの1x、2x、または4xです。

TX/RX Avalon-MM (AVMM) クロック

j204c_tx_avs_clk

j204c_rx_avs_clk

- Avalon-MMインターフェイスを介したJESD204C IPコントロールおよびステータスレジスターのコンフィグレーション・クロック。このクロックは、他のすべてのクロックに対して非同期です。このクロックの周波数の範囲は75～125 MHzです。

TX/RX PHYクロック

j204c_txphy_clk

j204c_rxphy_clk

ラインレート/64

TXパスのトランシーバー・パラレル・クロックから内部生成されたPHYクロック、またはRXパスのCDRから生成されたリカバリークロック。
トランシーバー・リコンフィグレーション・クロック

j204c_reconfig_clk

- トランシーバーのリコンフィグレーション・クロック。このクロックの周波数の範囲は100～162 MHzです。

セクションの内容
デバイスクロック
フレームクロックとリンククロック

レベル 2 の表題