1

入力

このクロックは、TXデータレートを132で割った値に等しくなります。txframe_clk と同じPLLから生成されます。

1

入力

txlink_clk および txframe_clk と同じPLLから生成されます。このクロックは、txlink_clk が txlink_clk と txframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

txlink_clk と同期しています。周波数は、フレームクロック周波数乗数パラメーターで選択したオプションに基づいて、txlink_clk の2倍または4倍に等しくなります。txlink_clk と同じPLLから生成されます。

1

入力

txlink_clk および txframe_clk と同じPLLから生成されます。このクロックは、txframe_clk が txlink_clk と txframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

Avalon® メモリーマップド・インターフェイス・クロック。

入力

トランシーバー・リコンフィグレーション・クロック。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

1

入力

MAC LLおよびTLのアクティブLOW非同期リセット信号。

入力

PHYのアクティブLow非同期リセット信号。

入力

TX Avalon® メモリーマップド・インターフェイスのアクティブLow非同期リセット信号。

入力

トランシーバー・リコンフィグレーション用のアクティブHighリセット信号。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

L

出力

差動高速シリアル出力データ。クロックは、シリアル・データ・ストリームにエンベデッドされます。

L

出力

差動高速シリアル出力データ。クロックは、シリアル・データ・ストリームにエンベデッドされます。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリーマップド信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用​​する必要があります。 Avalon® メモリーマップド・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon® メモリーマップド・スレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。例えば、address = 0はスレーブレジスターの最初の4バイトを選択し、address = 4はスレーブ・レジスター・スペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。両方の信号が存在する場合、この信号と j204c_tx_avs_readdata[31:0] 信号の幅は同じである必要があります。

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_tx_avs_readdata[31:0] 信号を使用する必要があります。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_tx_avs_writedata[31:0] 信号を使用する必要があります。

32

出力

読み出し転送に応答して、 Avalon® メモリーマップド・スレーブからマスターに駆動される32ビットデータです。

1

出力

この信号は、 Avalon® メモリーマップド・スレーブによってアサートされ、読み出しまたは書き込み要求に応答できないことを示します。JESD204C Intel® FPGA IPは、この信号を0に接続して、アクセスサイクルでデータを返します。

M*S*WIDTH_MULP*N

入力

最小データ幅 = M*S*N。TLによって処理されるコンバーター・サンプルを示します。

データ形式は、ビッグ・エンディアンです。

L=1およびM*S*WIDTH_MULP*N=128の場合、最初のオクテットはビット[127:120]に、2番目のオクテットはビット[119:112]に、最後のオクテットはビット[7:0]に配置されます。

複数のレーンがインスタンス化されている場合、レーン0データは常に上位のM*S*WIDTH_MULP*Nビットのデータレーンに配置され、その後に次のレーンが続きます。レーン0の最初のオクテット位置はMSBです。

入力

CSパラメーターの一部として挿入される制御ビットです。

1

入力

アプリケーション層からのデータが有効か無効かを示します。TXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_tx_avst_ready 信号がアサートされる場合、すべてのサイクルでデータが常に有効であると想定します。

• 0 - データが無効
• 1 - データが有効

1

出力

TXコアの Avalon® ストリーミング・シンク・インターフェイスがデータを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATA フェーズのJESD204Cトランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

1

出力

リンク層がデータを受け入れる準備ができていることを示します。リンク層は、j204c_tx_avst_ready 信号がアサートされる前に、所定の時間にこの信号をアサートします。

L*n

入力

txlink_clk クロックレートでの6/18ビットのユーザーコマンド (レーンごと) を示します。データ形式は、ビッグ・エンディアンです。

複数のレーンがインスタンス化されている場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17:0]またはビット[5:0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

入力

アプリケーション層からのコマンドが有効か無効かを示します。TXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_tx_cmd_ready 信号がアサートされる場合、すべてのサイクルでデータが常に有効であると想定します。

• 0 - データが無効
• 1 - データが有効

1

出力

TXコアの Avalon® ストリーミング・シンク・インターフェイスがコマンドを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATA フェーズのJESD204Cリンク/トランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

1

入力

JESD204C Subclass 1実装の SYSREF 信号。

Subclass 0モードの場合、この信号を0に接続します。

1

出力

マルチブロックの開始。

1

出力

拡張マルチブロックの開始。

4

出力

リンクのアクティブなレーン数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用できます。

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

8

出力

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

フレームサイクルごとのコンバーターあたりのサンプル数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

1

出力

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

リンクごとのフレームクロック周期ごとのコントロール・ワード数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

出力

LEMC周期。

1

出力

JESD204C Intel® FPGA IPの割り込みピン。

エラーまたは同期要求が検出されると、割り込みがアサートされます。tx_err_enable レジスターをコンフィグレーションして、割り込みをトリガーできるエラーのタイプを設定します。

出力

2ブロックのループバック機能用のRXコア (同じ信号名) に接続するTXギアボックスの前に、132ビット幅のデータとして出力します。

L>0の場合、このバスのLSBはレーン0にマッピングされます。MSBは、レーンL–1にマッピングされます。

1

入力

このクロックは、TXデータレートを132で割った値に等しくなります。txframe_clk と同じPLLから生成されます。

1

入力

txlink_clk および txframe_clk と同じPLLから生成されます。このクロックは、txlink_clk が txlink_clk と txframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

txlink_clk と同期しています。周波数は、フレームクロック周波数乗数パラメーターで選択したオプションに基づいて、txlink_clk の2倍または4倍に等しくなります。txlink_clk と同じPLLから生成されます。

1

入力

txlink_clk および txframe_clk と同じPLLから生成されます。このクロックは、txframe_clk が txlink_clk と txframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

Avalon® メモリーマップド・インターフェイス・クロック。

1

入力

このクロックは、TXデータレートを64で割った値に等しくなります。フレームまたはリンククロックとは非同期です。

1

入力

MAC LLおよびTLのアクティブLow非同期リセット信号。

入力

PHYのアクティブLow非同期リセット信号。

入力

TX Avalon® メモリーマップド・インターフェイスのアクティブLow非同期リセット信号。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリーマップド信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用​​する必要があります。 Avalon® メモリーマップド・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon® メモリーマップド・スレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。例えば、address = 0はスレーブレジスターの最初の4バイトを選択し、address = 4はスレーブ・レジスター・スペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。両方の信号が存在する場合、この信号と j204c_tx_avs_readdata[31:0] 信号の幅は同じである必要があります。

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_tx_avs_readdata[31:0] 信号を使用する必要があります。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_tx_avs_writedata[31:0] 信号を使用する必要があります。

32

出力

読み出し転送に応答して、 Avalon® メモリーマップド・スレーブからマスターに駆動される32ビットデータです。

1

出力

この信号は、 Avalon® メモリーマップド・スレーブによってアサートされ、読み出しまたは書き込み要求に応答できないことを示します。JESD204C Intel® FPGA IPは、この信号を0に接続して、アクセスサイクルでデータを返します。

M*S*WIDTH_MULP*N

入力

最小データ幅 = M*S*N。TLによって処理されるコンバーター・サンプルを示します。

データ形式は、ビッグ・エンディアンです。

L=1およびM*S*WIDTH_MULP*N=128の場合、最初のオクテットはビット[127:120]に、2番目のオクテットはビット[119:112]に、最後のオクテットはビット[7:0]に配置されます。

複数のレーンがインスタンス化されている場合、レーン0データは常に上位のM*S*WIDTH_MULP*Nビットのデータレーンに配置され、その後に次のレーンが続きます。レーン0の最初のオクテット位置はMSBです。

出力

CSパラメーターの一部として挿入される制御ビットです。

1

出力

アプリケーション層からのデータが有効か無効かを示します。TXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_tx_avst_ready 信号がアサートされる場合、すべてのサイクルでデータが常に有効であると想定します。

• 0 - データが無効
• 1 - データが有効

1

出力

TXコアの Avalon® のストリーミング・シンク・インターフェイスがデータを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATA フェーズのJESD204Cトランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

1

出力

リンク層がデータを受け入れる準備ができていることを示します。リンク層は、j204c_tx_avst_ready 信号がアサートされる前に、所定の時間にこの信号をアサートします。

L*n

入力

txlink_clk クロックレートでの6/18ビットのユーザーコマンド (レーンごと) を示します。データ形式は、ビッグ・エンディアンです。

複数のレーンがインスタンス化されている場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17:0]またはビット[5:0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

入力

アプリケーション層からのコマンドが有効か無効かを示します。TXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_tx_cmd_ready 信号がアサートされる場合、すべてのサイクルでデータが常に有効であると想定します。

• 0 - データが無効
• 1 - データが有効

1

出力

TXコアの Avalon® ストリーミング・シンク・インターフェイスがコマンドを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATA フェーズのJESD204Cリンク/トランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

1

入力

JESD204C Subclass 1実装の SYSREF 信号。

Subclass 0モードの場合、この信号を0に接続します。

1

出力

マルチブロックの開始。

1

出力

拡張マルチブロックの開始。

4

出力

リンクのアクティブなレーン数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用できます。

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

8

出力

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

フレームサイクルごとのコンバーターあたりのサンプル数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

1

出力

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

リンクごとのフレームクロック周期あたりのコントロール・ワード数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

出力

LEMC周期。

1

出力

JESD204C Intel® FPGA IPの割り込みピン。

エラーまたは同期要求が検出されると、割り込みがアサートされます。tx_err_enable レジスターをコンフィグレーションして、割り込みをトリガーできるエラーのタイプを設定します。

出力

2ブロックのループバック機能用のRXコア (同じ信号名) に接続するTXギアボックスの前に、132ビット幅のデータとして出力します。

L>0の場合、このバスのLSBはレーン0にマッピングされます。MSBはレーンL–1にマッピングされます。