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3.1.1. デバイスクロック
コンバーター・デバイスでは通常、サンプリング・クロックはデバイスクロックです。JESD204C IPは、デバイスクロックを使用して、トランシーバーとコアロジックに必要な内部クロックを生成します。
FPGAロジックデバイスのJESD204C IPリンクの場合、JESD204C IPパラメーター・エディターのPLL/CDR reference clock frequencyパラメーターで提供されるオプションの1つを選択できます。
単一のリファレンス・クロック・デザインでは、ピンの両方のセットが同じクロックソースによって駆動されます。デバイスクロックは、トランシーバーのPLLリファレンス・クロックおよびコアPLLリファレンス・クロックとして使用されます。二重のリファレンス・クロック・デザインでは、ピンの各セットは異なるクロックソースによって駆動されます。デバイスクロックはコアPLLリファレンス・クロックとして使用され、他のリファレンス・クロック (デバイスクロックにフェーズロックされている) はトランシーバーPLLリファレンス・クロックとして使用されます。トランシーバーPLLとコアPLLに同じリファレンス・クロックを使用する場合は、デザインでこれらのPLLリファレンス・クロックに2つの別々の入力ピンを使用する必要があります。ボード上の共通のクロックソースを使用して、同じ周波数の2つの別々のクロックを生成し、入力を駆動します。
デバイスのクロック周波数は、データレートとレーンの総数によって異なります。IPを生成すると、インテルQuartus Prime開発ソフトウェア・プロ・エディションは、選択に基づいてトランシーバーPLLとコアPLLに使用可能なリファレンス周波数を提供します。
Subclass 1アプリケーションの場合、FPGAへの SYSREF 信号とデバイスクロックの配線のトレース長が一致していることを確認してください。