JESD204C Intel® FPGA IPユーザーガイド

ID 683108
日付 10/22/2021
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ドキュメント目次

4.4. JESD204C IPのコンポーネント・ファイル

次の表では、生成されたファイルと、プロジェクト・ディレクトリーにある可能性のあるその他のファイルを示しています。指定された生成ファイルの名前とタイプは、VHDLまたはVerilog HDLのどちらでデザインを作成するかによって異なる場合があります。

表 16.  生成されるファイル

拡張子

説明

<variation name>.vまたは.vhd

IPコア・バリエーション・ファイル。カスタムIPのVHDLまたVerilog HDL記述を定義します。このファイルで定義されたエンティティーをデザイン内でインスタンス化します。インテルQuartus Prime開発ソフトウェアでデザインをコンパイルする際に、このファイルを含めます。

<variation name>.cmp

IPバリエーションのVHDLコンポーネント宣言ファイル。このファイルの内容を、IPをインスタンス化するVHDLアーキテクチャーに追加します。

<variation name>.sdc

IPバリエーションのタイミング制約が含まれています。

<variation name>.qipまたは.ip

IPバリエーションの インテル® Quartus® Primeプロジェクト情報が含まれています。

<variation name>.tcl

インテル® Quartus® Prime開発ソフトウェアで実行するTclスクリプトファイルです。

<variation name>.sip

インテル® Quartus® Prime開発ソフトウェアが必要とするIPライブラリーのマッピング情報が含まれています。 インテル® Quartus® Prime開発ソフトウェアでは、一部のインテルFPGA IPの生成中に. sip ファイルを削除します。NativeLinkシミュレーションおよび インテル® Quartus® Prime Archiverで使用するために、生成された.sipファイルをプロジェクトに追加する必要があります。

<variation name>.spd

IPに必要なシミュレーション・ファイルのリストが含まれています。