JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

8.2. レシーバーレジスター

表 54.  lane_ctrl_common共通レーン制御およびアサインメント。共通レーン制御は、リンク内のすべてのレーンに適用されます。

オフセット: 0x0

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:14 Reserved 予約済み RV 0x0
13:11 Reserved 予約済み RV 0x0
10 rx_2b_lben TXからの132ビット・インターフェイス・ループバックをイネーブルします。RXギアボックス・データを取得する代わりに、TXループバック・データは後続のRX動作用にマルチプレクス化されます。 RW 0x0
9:6 rx_thresh_sh_err アルゴリズムを強制的に初期 SH_INIT に戻すために必要な、連続したエラーシーケンスの数。0ベースの値。0=1のしきい値。'd15=16のしきい値です。 RW コンパイル時に固有
5:3 rx_thresh_emb_err アルゴリズムを強制的に初期 EMB_INIT に戻すために必要な、連続したエラーシーケンスの数。0ベースの値。0=1のしきい値。'd7=8のしきい値です。 RW コンパイル時に固有
2 Reserved 予約済み RV 0x0
1 scr_disable このビットを設定すると、RXスクランブラーがディスエーブルになります。 RW コンパイル時に固有
0 bit_reversal

これはコンパイル時のオプションであり、IPを生成する前に設定する必要があります。

  • 0 = LSBファーストのシリアル化
  • 1 = LSBファーストのシリアル化
注: JESD204Cコンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化のいずれかをサポートできます。

bit_reversal = 1の場合、ワードアライナーはPMA逆シリアル化データを受信すると、RXパラレル・データ・ビットを反転します。例えば、64ビットモードの場合 => D[63:0] はD[0:63] に再配線されます。

RO コンパイル時に固有
表 55.  lane_ctrl_0Lane 0のレーン制御とアサインメント。

オフセット: 0x4
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 56.  lane_ctrl_1Lane 1のレーン制御とアサインメント。

オフセット: 0x8
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 57.  lane_ctrl_2Lane 2のレーン制御とアサインメント。

オフセット: 0xC
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 58.  lane_ctrl_3Lane 3のレーン制御とアサインメント。

オフセット: 0x10
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 59.  lane_ctrl_4Lane 4のレーン制御とアサインメント。

オフセット: 0x14
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 60.  lane_ctrl_5Lane 5のレーン制御とアサインメント。

オフセット: 0x18
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 61.  lane_ctrl_6Lane 6のレーン制御とアサインメント。

オフセット: 0x1C
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 62.  lane_ctrl_7Lane 7のレーン制御とアサインメント。

オフセット: 0x20
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 63.  lane_ctrl_8Lane 8のレーン制御とアサインメント。

オフセット: 0x24
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 64.  lane_ctrl_9Lane 9のレーン制御とアサインメント。

オフセット: 0x28
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 65.  lane_ctrl_10Lane 10のレーン制御とアサインメント。

オフセット: 0x2C
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 66.  lane_ctrl_11Lane 11のレーン制御とアサインメント。

オフセット: 0x30
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 67.  lane_ctrl_12Lane 12のレーン制御とアサインメント。

オフセット: 0x34
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 68.  lane_ctrl_13Lane 13のレーン制御とアサインメント。

オフセット: 0x38
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 69.  lane_ctrl_14Lane 14のレーン制御とアサインメント。

オフセット: 0x3C
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 70.  lane_ctrl_15Lane 15のレーン制御とアサインメント。

オフセット: 0x40
ビット 名称 説明 属性 リセット
31:1 Reserved 予約済み RV 0x0
0 lane_polarity_en

レーン極性検出をイネーブルするには、1を設定します。

設定すると、RXインターフェイスはRXデータの極性を検出して反転します。

CSR_OPT=1または POL_EN_ATR=0の場合、このレジスターはROです。それ以外の場合はRWです。

RW/RO POL_ENx
表 71.  tl_ctrlトランスポート層の制御。

オフセット: 0x50
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 72.  sysref_ctrlSYSREF制御。

オフセット: 0x54

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:26 Reserved 予約済み RV 0x0
25 force_rbd_release このビットを設定すると、最新の到着レーンがシステムに到着したときに、直ちにRBDエラスティック・バッファーが強制的に解放されます。間接的に rbd_offset == rx_status0 (0x80) rbd_count を強制します。このレジスターは rbd_offset をオーバーライドします。 RW コンパイル時に固有
24:16 rbd_offset RXバッファー遅延 (RBD) オフセット。RXエラスティック・バッファーは、リンクの複数のレーンからのデータを整列させ、LEMC境界 (rbd_offset = 0) でバッファーを解放します。

このレジスターは、初期RBDリリースの機会に柔軟性を提供します。RBDオフセットの有効な値は (E*16-1) から0までで、リンククロック数で調整されます。rbd_offset が有効な値を超えて設定されている場合、RBDエラスティック・バッファーはすぐに解放されます。

RW コンパイル時に固有
15:8 lemc_offset

連続モードまたは単一検出モードで SYSREF の立ち上がりエッジが検出されると、LEMCカウンターは lemc_offset で設定された値にリセットされます。LEMCカウンターはリンク・クロック・ドメインで動作するため、カウンターの有効な値は0から (E*16)-1となります。

  • (E*16)-1 > 255の場合、デザインには、255を超えるオフセットに対してLEMCを調整する機能はありません。
  • (E*16-1) < 255で、範囲外の値が設定されている場合、LEMCオフセットは内部で0にリセットされます。

デフォルトでは、SYSREF の立ち上がりエッジでLEMCカウンターが0にリセットされます。ただし、システムデザインでコンバーター・デバイスによってサンプリングされた SYSREF とFPGAの間に大きな位相オフセットがある場合は、このレジスターを使用してLEMCオフセットリセット値を変更することによって、SYSREF エッジを実質的にシフトできます。

RW コンパイル時に固有
7:3 Reserved 予約済み RV 0x0
2 sysref_singledet

このレジスターにより、SYSREF の立ち上がりエッジの単一サンプルを使用したLEMCのリアライメントが可能になります。SYSREF がサンプリングされると、ビットはハードウェアによって自動クリアされます。ユーザーが SYSREF を再度サンプリングする必要がある場合 (リンクリセットまたは再初期化用)、このビットを再度設定する必要があります。

このレジスターには、もう1つの重要な機能があります。少なくとも SYSREF エッジがサンプリングされない限り、JESD204C IPはEoEMBを送信しません。これは、TX (ロジックデバイス) でサンプリングされる SYSREF とEoEMB送信の確定的タイミングとの間の競合状態を防ぐためです。

  • 0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。
  • SYSREF をクリアしてから、このビットをクリアします。(デフォルト)

インテルでは、SYSREF 連続検出モードを実行する場合でも、1 = sysref_alwayson を使用して sysref_singledet の最初の立ち上がりエッジでLEMCカウンターをリセットすることをお勧めします。これはこのレジスターが、SYSREF がサンプリングされたかどうかを示すことができるためです。このレジスターは、上記の競合状態も防ぎます。SYSREF 単一検出モードのみを使用すると、不正な SYSREF 周期を検出できなくなります。

RW1S 0x1
1 sysref_alwayson

このレジスターにより、SYSREF の立ち上がりエッジごとのLMFCリアライメントが可能になります。0から1への SYSREF 遷移が検出されるたびに、LMFCカウンターがリセットされます。

0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。

1 = SYSREF 立ち上がりエッジごとに、LMFCカウンターを継続的にリセットします。

このビットが設定されると、SYSREF 周期が内部の拡張マルチブロック周期に違反していないかが確認されます。この周期は、(E*32) のn整数倍のみになります。

注: このビットが設定されると、SYSREF 周期が内部の拡張マルチブロック周期に違反していないかが確認されます。この周期は、(E*32) のn整数倍のみになります。SYSREF 周期がローカルの拡張マルチブロック周期と異なる場合、sysref_lemc_err (0x60) レジスターがアサートされ、割り込みがトリガーされます。

SYSREF 周期を変更する場合は、最初にこのビットを0に設定する必要があります。SYSREF クロックが安定した後、このビットは1に設定され、新しい SYSREF の立ち上がりエッジがサンプリングされます。

RW 0x0
0 link_reinit

JESD204C IPは、すべての内部パイプステージとステータスをリセットすることによって、RXリンクを再初期化します。ただし、SYSREF 検出情報は含まれません。

(このビットは、ハードウェアによってリンクの再初期化が入力されると自動的にクリアされます)。

  • 0 = リンクの再初期化要求なし (デフォルト)
  • 1 = リンクを再初期化する
 RW1S 0x0
表 73.  rx_errこのレジスターは、FPGA IPで検出されたエラーを記録します。RX Error Enable register (rx_err_enable (0x64)) の対応するビットによってイネーブルされている場合、レジスターの各セットビットは割り込みを生成します。割り込みを処理した後、ソフトウェアは適切な処理済みの割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。

オフセット: 0x60
ビット 名称 説明 属性 リセット
31:23 Reserved 予約済み RV 0x0
22 ecc_fatal_err ECCの致命的なエラーが発生したときにアサートします。これは、ダブル・ビット・エラーが検出され、訂正されていないことを示しています。 RW1C 0x0
21 ecc_corrected_err ECCエラーが訂正されたときにアサートします。これは、シングル・ビット・エラーが検出され、訂正されたことを示しています。 RW1C 0x0
20 eb_full_err RXエラスティック・バッファーのいずれかがオーバーフロー状態を検出したときにアサートします。 RW1C 0x0
19 emb_unlock_err EMBアライメント・ロジックのいずれかが、エラー カウント> エラーしきい値、例えば EMB_UNLOCK=1による「ロック解除」を検出したときにアサートします。 RW1C 0x0
18 sh_unlock_err 同期ヘッダー・アライメント・ロジックのいずれかが、エラー カウント> エラーしきい値、例えば SH_UNLOCK=1による「ロック解除」を検出したときにアサートします。 RW1C 0x0
17 rx_gb_overflow_err レーンのRXギアボックスのいずれかでオーバーフローが発生したときにアサートします。 RW1C 0x0
16 rx_gb_underflow_err レーンのRXギアボックスのいずれかでアンダーフローが発生したときにアサートします。 RW1C 0x0
15 Reserved 「訂正不可能なFECエラー」のホルダーを配置します。 RV 0x0
14 crc_err RX CRCジェネレーターが、同期ワードで受信したパリティーと一致しないパリティーを計算しました。 RW1C 0x0
13 Reserved 「コマンドチャネルのペイロードが予想よりも小さい」のプレースホルダー。この検出をアプリケーション層に移動します。 RV 0x0
12 Reserved 「無効なコマンドチャネルのヘッダー」のプレースホルダー。この検出をアプリケーション層に移動します。 RV 0x0
11 cmd_par_err 特定の同期ワードのコマンド・チャネル・データにおける最終パリティービットが、受信したコマンド・チャネル・ビットの計算されたパリティーと一致しません。 RW1C 0x0
10 invalid_eoemb パイロット信号のEoEMB識別子に予期しない値があります。 RW1C 0x0
9 invalid_eomb パイロット信号の「00001」シーケンスが、同期ワードの予想される位置で受信されませんでした。 RW1C 0x0
8 invalid_sync_header 予想される同期ヘッダーの位置で「11」または「00」が受信されました。 RW1C 0x0
7 lane_deskew_err レーン間のデスキューがLEMC境界を超えるとアサートされます。このエラーは、rbd_offset が正しくプログラムされていないか、デバイス内またはマルチデバイス全体のレーン間のスキューがLEMC境界を超えた場合にトリガーされます。

すべてのレーンのEoEMBは、1つのLEMC境界内にある必要があります。

詳細については、確定的レイテンシー を参照してください。

RW1C 0x0
6 pcfifo_empty_err

JESD204Cリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せず空であることが検出されました。

注: このビットがトリガーされた場合、JESD204Cリンクをリセットする必要があります。トランシーバー・チャネルとJESD204C IPリンクのリセットを適用する必要があります。
RW1C 0x0
5 pcfifo_full_err

JESD204Cリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せずフルであることが検出されました。

注: このビットがトリガーされた場合、JESD204Cリンクをリセットする必要があります。トランシーバー・チャネルとJESD204C IPリンクのリセットを適用する必要があります。
RW1C 0x0
4 cdr_locked_err JESD204Cリンクの実行中に、ロックされたCDRの1つ以上のレーンで、ロックが解除されたことを検出しました。 RW1C 0x0
3 cmd_ready_err このエラービットは、コマンドチャネルがJESD204Cリンクで使用されている場合にのみ適用されます。このエラービットは、リンク層が (j204c_rx_cmd_valid を介して) コマンドを送信している間に、アップストリーム・コンポーネントが j204c_rx_cmd_ready 信号をデアサートした場合にアサートされます。 RW1C 0x0
2 frame_data_ready_err

このエラービットがアサートされるのは、データが有効なときにAValon-STバス上でアップストリーム・コンポーネントによって準備されたデータが0であることをRXが検出した場合です。トランスポート層は、システムのアップストリーム・デバイス (AValon-STシンク・コンポーネント) が常にトランスポート層からの有効なデータを受信する準備ができていることを予期します。

注: このエラー検出が不要な場合、ユーザーは、アップストリームからのデータReady信号をトランスポート層の1、j204_rx_avst_ready に接続できます。
RW1C 0x0
1 dll_data_ready_err

このエラービットがアサートされるのは、データが有効なときにAValon-STバス上でアップストリーム・コンポーネントによって準備されたデータが0であることをRXが検出した場合です。デザイン上、JESD204C RX IPコアは、アップストリーム・デバイス (JESD204Cトランスポート層/アプリケーション層) が常にJESD204C RX IPコアからの有効なデータを受信する準備ができていることを予期します。

注: このエラー検出が不要な場合、ユーザーは、Avalon-STの j204_rx_avst_ready 信号を1に接続できます。
RW1C 0x0
0 sysref_lemc_err sysref_alwayson (0x54) レジスターが1に設定されている場合、LECカウンターは、SYSREF 周期が (E*32) のn整数乗数であるLEMCカウンターと一致するかどうかをチェックします。

SYSREF 周期がLEMC周期と一致しない場合、IPはこのビットをアサートします。

RW1C 0x0
表 74.  rx_err_enこのレジスターは、割り込みを生成するエラータイプをイネーブルします。レジスタービットに0を設定すると、特定のエラータイプが割り込みを生成できなくなります。

オフセット: 0x64
ビット 名称 説明 属性 リセット
31:23 Reserved 予約済み RV 0x0
22 ecc_fatal_err_en ECC致命的エラー割り込みイネーブル RW 0x1
21 ecc_corrected_err_en ECC訂正エラー割り込みイネーブル RW 0x0
20 eb_full_err_en エラスティック・バッファーのフルエラー割り込みイネーブル RW 0x1
19 emb_unlock_err_en EMBアライメントのロック解除エラー割り込みイネーブル RW 0x1
18 sh_unlock_err_en 同期ヘッダー・アライメントのロック解除エラー割り込みイネーブル RW 0x1
17 rx_gb_overflow_err_en ギアボックス・オーバーフローのエラー割り込みイネーブル RW 0x1
16 rx_gb_underflow_err_en ギアボックス・アンダーフローのエラー割り込みイネーブル RW 0x1
15 Reserved 予約済み RV 0x0
14 crc_err_en CRCエラー割り込みイネーブル RW 0x1
13 Reserved 予約済み RV 0x0
12 Reserved 予約済み RV 0x0
11 cmd_par_err_en Command Parityエラー割り込みイネーブル RW 0x1
10 invalid_eoemb_en 無効なEoEMBエラー割り込みのイネーブル RW 0x1
9 invalid_eomb_en 無効なEoMBエラー割り込みのイネーブル RW 0x1
8 invalid_sync_header_en 無効な同期ヘッダーエラー割り込みのイネーブル RW 0x1
7 lane_deskew_err_en レーン・デスキュー・エラー割り込みイネーブル RW 0x1
6 pcfifo_empty_err_en PCFIFO空エラー割り込みイネーブル RW 0x1
5 pcfifo_full_err_en PCFIFO Fullエラー割り込みイネーブル RW 0x1
4 cdr_locked_err_en CDRロック解除エラー割り込みイネーブル RW 0x1
3 cmd_ready_err_en コマンドデータ準備完了エラー割り込みイネーブル RW 0x0
2 frame_data_ready_err_en フレームデータ準備完了エラー割り込みイネーブル RW 0x0
1 dll_data_ready_err_en リンクデータ準備完了エラー割り込みイネーブル RW 0x0
0 sysref_lemc_err_en SYSREF LEMCエラー割り込みイネーブル RW 0x1
表 75.  rx_err_link_reinitこのレジスターは、リンクの再初期化を生成するエラータイプをイネーブルします。レジスタービットに0を設定すると、特定のエラータイプのリンク再初期化がディスエーブルになります。

オフセット: 0x68
ビット 名称 説明 属性 リセット
31:23 Reserved 予約済み RV 0x0
22 ecc_fatal_err_en_reinit ECC致命的エラー再初期化イネーブル RW 0x0
21 ecc_corrected_err_en_reinit ECC訂正エラー再初期化イネーブル RW 0x0
20 eb_full_err_en_reinit エラスティック・バッファーのフルエラー再初期化イネーブル RW 0x0
19 Reserved 予約済み RV 0x0
18 Reserved 予約済み RV 0x0
17 rx_gb_overflow_err_en_reinit ギアボックス・オーバーフローのエラー再初期化イネーブル RW 0x0
16 rx_gb_underflow_err_en_reinit ギアボックス・アンダーフローのエラー再初期化イネーブル RW 0x0
15 Reserved 予約済み RV 0x0
14 crc_err_en_reinit CRCエラー再初期化イネーブル RW 0x0
13 Reserved 予約済み RV 0x0
12 Reserved 予約済み RV 0x0
11 cmd_par_err_en_reinit Command Parityエラー再初期化イネーブル RW 0x0
10 invalid_eoemb_en_reinit 無効なEoEMBエラー再初期化のイネーブル RW 0x0
9 invalid_eomb_en_reinit 無効なEoMBエラー再初期化のイネーブル RW 0x0
8 invalid_sync_header_en_reinit 無効な同期ヘッダーエラー再初期化のイネーブル RW 0x0
7 lane_deskew_err_en_reinit レーン・デスキュー・エラー再初期化イネーブル RW 0x0
6 pcfifo_empty_err_en_reinit

PCFIFO空エラー再初期化イネーブル

注意: リンクの再初期化シーケンスはトランシーバーの再初期化手順をカバーしていないため、このようなエラーはリンクの再初期化では回復されません。

 RW 0x0
5 pcfifo_full_err_en_reinit

PCFIFO Fullエラー再初期化イネーブル

注意: リンクの再初期化シーケンスはトランシーバーの再初期化手順をカバーしていないため、このようなエラーはリンクの再初期化では回復されません。

 RW 0x0
4 cdr_locked_err_en_reinit

CDRロック解除エラー割り込みイネーブル

注意: リンクの再初期化シーケンスはトランシーバーの再初期化手順をカバーしていないため、このようなエラーはリンクの再初期化では回復されません。

 RW 0x0
3 cmd_ready_err_en_reinit コマンドデータ準備完了エラー再初期化イネーブル RW 0x0
2 frame_data_ready_err_en_reinit フレームデータ準備完了エラー再初期化イネーブル RW 0x0
1 dll_data_ready_err_en_reinit リンクデータ準備完了エラー再初期化イネーブル RW 0x0
0 sysref_lemc_err_en_reinit SYSREF LEMCエラー再初期化イネーブル RW 0x0
表 76.  rx_status0デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x80

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:30 Reserved 予約済み RV 0x0
29 sysref_det_pending SYSREF がまだ検出されていないことを示します。リンクの初期化をイネーブルするには、sysref_singledet ビットを設定する必要があります。 ROV 0x0
28 reinit_in_prog 自動または手動のリンク再初期化が進行中であることを示します。 ROV 0x0
27:19 rbd_count_early
  • rbd_count_early = 0の場合、最も早いレーンがLEMC境界のリンク内に到着することを示します。
  • rbd_count_early = 1の場合、最も早いレーンがLEMC境界の後の1リンク・クロック・サイクルでリンク内に到着することを示します。
ROV 0x0
18:10 rbd_count

このレジスターから報告される有効な値は0から512です。rbd_count = 0の場合、これは最新のレーンがリンク内のLEMC境界に到着することを示します。rbd_count = 1の場合、最新のレーンがLEMC境界から1リンク・クロック・サイクル後にリンク内に到着することを示します。

注: リンクの最新のレーン到着がLEMC境界に近すぎる場合、インテルは、RBDリリースの機会 (rbd_offset) を rbd_count から少なくとも2リンククロック離して設定して、最悪の場合のパワーサイクル変動に対応することをお勧めします。

詳細については、確定的レイテンシー を参照してください。

ROV 0x0
9:2 lemc_period Ｅ: 拡張マルチブロック内のマルチブロック数を表します。 RO コンパイル時に固有
1:0 sh_config

b00: CRC-12

b01: スタンドアロン・コマンド・チャネル

b10: 予約済み (CRC-3)

b11: 予約済み (FEC)

 RO コンパイル時に固有
表 77.  rx_status1デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x84
ビット 名称 説明 属性 リセット
31 lane15_rx_pcfifo_empty Lane 15のRX位相補償FIFOステータスの空フラグ ROV 0x0
30 lane14_rx_pcfifo_empty Lane 14のRX位相補償FIFOステータスの空フラグ ROV 0x0
29 lane13_rx_pcfifo_empty Lane 13のRX位相補償FIFOステータスの空フラグ ROV 0x0
28 lane12_rx_pcfifo_empty Lane 12のRX位相補償FIFOステータスの空フラグ ROV 0x0
27 lane11_rx_pcfifo_empty Lane 11のRX位相補償FIFOステータスの空フラグ ROV 0x0
26 lane10_rx_pcfifo_empty Lane 10のRX位相補償FIFOステータスの空フラグ ROV 0x0
25 lane9_rx_pcfifo_empty Lane 9のRX位相補償FIFOステータスの空フラグ ROV 0x0
24 lane8_rx_pcfifo_empty Lane 8のRX位相補償FIFOステータスの空フラグ ROV 0x0
23 lane7_rx_pcfifo_empty Lane 7のRX位相補償FIFOステータスの空フラグ ROV 0x0
22 lane6_rx_pcfifo_empty Lane 6のRX位相補償FIFOステータスの空フラグ ROV 0x0
21 lane5_rx_pcfifo_empty Lane 5のRX位相補償FIFOステータスの空フラグ ROV 0x0
20 lane4_rx_pcfifo_empty Lane 4のRX位相補償FIFOステータスの空フラグ ROV 0x0
19 lane3_rx_pcfifo_empty Lane 3のRX位相補償FIFOステータスの空フラグ ROV 0x0
18 lane2_rx_pcfifo_empty Lane 2のRX位相補償FIFOステータスの空フラグ ROV 0x0
17 lane1_rx_pcfifo_empty Lane 1のRX位相補償FIFOステータスの空フラグ ROV 0x0
16 lane0_rx_pcfifo_empty Lane 0のRX位相補償FIFOステータスの空フラグ ROV 0x0
15 lane15_rx_pcfifo_full Lane 15のRX位相補償FIFOステータスのフルフラグ ROV 0x0
14 lane14_rx_pcfifo_full Lane 14のRX位相補償FIFOステータスのフルフラグ ROV 0x0
13 lane13_rx_pcfifo_full Lane 13のRX位相補償FIFOステータスのフルフラグ ROV 0x0
12 lane12_rx_pcfifo_full Lane 12のRX位相補償FIFOステータスのフルフラグ ROV 0x0
11 lane11_rx_pcfifo_full Lane 11のRX位相補償FIFOステータスのフルフラグ ROV 0x0
10 lane10_rx_pcfifo_full Lane 10のRX位相補償FIFOステータスのフルフラグ ROV 0x0
9 lane9_rx_pcfifo_full Lane 9のRX位相補償FIFOステータスのフルフラグ ROV 0x0
8 lane8_rx_pcfifo_full Lane 8のRX位相補償FIFOステータスのフルフラグ ROV 0x0
7 lane7_rx_pcfifo_full Lane 7のRX位相補償FIFOステータスのフルフラグ ROV 0x0
6 lane6_rx_pcfifo_full Lane 6のRX位相補償FIFOステータスのフルフラグ ROV 0x0
5 lane5_rx_pcfifo_full Lane 5のRX位相補償FIFOステータスのフルフラグ ROV 0x0
4 lane4_rx_pcfifo_full Lane 4のRX位相補償FIFOステータスのフルフラグ ROV 0x0
3 lane3_rx_pcfifo_full Lane 3のRX位相補償FIFOステータスのフルフラグ ROV 0x0
2 lane2_rx_pcfifo_full Lane 2のRX位相補償FIFOステータスのフルフラグ ROV 0x0
1 lane1_rx_pcfifo_full Lane 1のRX位相補償FIFOステータスのフルフラグ ROV 0x0
0 lane0_rx_pcfifo_full Lane 0のRX位相補償FIFOステータスのフルフラグ ROV 0x0
表 78.  rx_status2デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x88
ビット 名称 説明 属性 リセット
31 lane15_rx_cdr_locked Lane 15のRX CDRロック・ステータス・フラグ ROV 0x0
30 lane14_rx_cdr_locked Lane 14のRX CDRロック・ステータス・フラグ ROV 0x0
29 lane13_rx_cdr_locked Lane 13のRX CDRロック・ステータス・フラグ ROV 0x0
28 lane12_rx_cdr_locked Lane 12のRX CDRロック・ステータス・フラグ ROV 0x0
27 lane11_rx_cdr_locked Lane 11のRX CDRロック・ステータス・フラグ ROV 0x0
26 lane10_rx_cdr_locked Lane 10のRX CDRロック・ステータス・フラグ ROV 0x0
25 lane9_rx_cdr_locked Lane 9のRX CDRロック・ステータス・フラグ ROV 0x0
24 lane8_rx_cdr_locked Lane 8のRX CDRロック・ステータス・フラグ ROV 0x0
23 lane7_rx_cdr_locked Lane 7のRX CDRロック・ステータス・フラグ ROV 0x0
22 lane6_rx_cdr_locked Lane 6のRX CDRロック・ステータス・フラグ ROV 0x0
21 lane5_rx_cdr_locked Lane 5のRX CDRロック・ステータス・フラグ ROV 0x0
20 lane4_rx_cdr_locked Lane 4のRX CDRロック・ステータス・フラグ ROV 0x0
19 lane3_rx_cdr_locked Lane 3のRX CDRロック・ステータス・フラグ ROV 0x0
18 lane2_rx_cdr_locked Lane 2のRX CDRロック・ステータス・フラグ ROV 0x0
17 lane1_rx_cdr_locked Lane 1のRX CDRロック・ステータス・フラグ ROV 0x0
16 lane0_rx_cdr_locked Lane 0のRX CDRロック・ステータス・フラグ ROV 0x0
15 lane15_rx_xcvr_ready Lane 15のRXトランシーバー準備完了ステータスフラグ ROV 0x0
14 lane14_rx_xcvr_ready Lane 14のRXトランシーバー準備完了ステータスフラグ ROV 0x0
13 lane13_rx_xcvr_ready Lane 13のRXトランシーバー準備完了ステータスフラグ ROV 0x0
12 lane12_rx_xcvr_ready Lane 12のRXトランシーバー準備完了ステータスフラグ ROV 0x0
11 lane11_rx_xcvr_ready Lane 11のRXトランシーバー準備完了ステータスフラグ ROV 0x0
10 lane10_rx_xcvr_ready Lane 10のRXトランシーバー準備完了ステータスフラグ ROV 0x0
9 lane9_rx_xcvr_ready Lane 9のRXトランシーバー準備完了ステータスフラグ ROV 0x0
8 lane8_rx_xcvr_ready Lane 8のRXトランシーバー準備完了ステータスフラグ ROV 0x0
7 lane7_rx_xcvr_ready Lane 7のRXトランシーバー準備完了ステータスフラグ ROV 0x0
6 lane6_rx_xcvr_ready Lane 6のRXトランシーバー準備完了ステータスフラグ ROV 0x0
5 lane5_rx_xcvr_ready Lane 5のRXトランシーバー準備完了ステータスフラグ ROV 0x0
4 lane4_rx_xcvr_ready Lane 4のRXトランシーバー準備完了ステータスフラグ ROV 0x0
3 lane3_rx_xcvr_ready Lane 3のRXトランシーバー準備完了ステータスフラグ ROV 0x0
2 lane2_rx_xcvr_ready Lane 2のRXトランシーバー準備完了ステータスフラグ ROV 0x0
1 lane1_rx_xcvr_ready Lane 1のRXトランシーバー準備完了ステータスフラグ ROV 0x0
0 lane0_rx_xcvr_ready Lane 0のRXトランシーバー準備完了ステータスフラグ ROV 0x0
表 79.  rx_status3デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x8C
ビット 名称 説明 属性 リセット
31 lane15_rx_gb_empty Lane 15のRXギアボックス空ステータスフラグ ROV 0x0
30 lane14_rx_gb_empty Lane 14のRXギアボックス空ステータスフラグ ROV 0x0
29 lane13_rx_gb_empty Lane 13のRXギアボックス空ステータスフラグ ROV 0x0
28 lane12_rx_gb_empty Lane 12のRXギアボックス空ステータスフラグ ROV 0x0
27 lane11_rx_gb_empty Lane 11のRXギアボックス空ステータスフラグ ROV 0x0
26 lane10_rx_gb_empty Lane 10のRXギアボックス空ステータスフラグ ROV 0x0
25 lane9_rx_gb_empty Lane 9のRXギアボックス空ステータスフラグ ROV 0x0
24 lane8_rx_gb_empty Lane 8のRXギアボックス空ステータスフラグ ROV 0x0
23 lane7_rx_gb_empty Lane 7のRXギアボックス空ステータスフラグ ROV 0x0
22 lane6_rx_gb_empty Lane 6のRXギアボックス空ステータスフラグ ROV 0x0
21 lane5_rx_gb_empty Lane 5のRXギアボックス空ステータスフラグ ROV 0x0
20 lane4_rx_gb_empty Lane 4のRXギアボックス空ステータスフラグ ROV 0x0
19 lane3_rx_gb_empty Lane 3のRXギアボックス空ステータスフラグ ROV 0x0
18 lane2_rx_gb_empty Lane 2のRXギアボックス空ステータスフラグ ROV 0x0
17 lane1_rx_gb_empty Lane 1のRXギアボックス空ステータスフラグ ROV 0x0
16 lane0_rx_gb_empty Lane 0のRXギアボックス空ステータスフラグ ROV 0x0
15 lane15_rx_gb_full Lane 15のRXギアボックス・フル・ステータス・フラグ ROV 0x0
14 lane14_rx_gb_full Lane 14のRXギアボックス・フル・ステータス・フラグ ROV 0x0
13 lane13_rx_gb_full Lane 13のRXギアボックス・フル・ステータス・フラグ ROV 0x0
12 lane12_rx_gb_full Lane 12のRXギアボックス・フル・ステータス・フラグ ROV 0x0
11 lane11_rx_gb_full Lane 11のRXギアボックス・フル・ステータス・フラグ ROV 0x0
10 lane10_rx_gb_full Lane 10のRXギアボックス・フル・ステータス・フラグ ROV 0x0
9 lane9_rx_gb_full Lane 9のRXギアボックス・フル・ステータス・フラグ ROV 0x0
8 lane8_rx_gb_full Lane 8のRXギアボックス・フル・ステータス・フラグ ROV 0x0
7 lane7_rx_gb_full Lane 7のRXギアボックス・フル・ステータス・フラグ ROV 0x0
6 lane6_rx_gb_full Lane 6のRXギアボックス・フル・ステータス・フラグ ROV 0x0
5 lane5_rx_gb_full Lane 5のRXギアボックス・フル・ステータス・フラグ ROV 0x0
4 lane4_rx_gb_full Lane 4のRXギアボックス・フル・ステータス・フラグ ROV 0x0
3 lane3_rx_gb_full Lane 3のRXギアボックス・フル・ステータス・フラグ ROV 0x0
2 lane2_rx_gb_full Lane 2のRXギアボックス・フル・ステータス・フラグ ROV 0x0
1 lane1_rx_gb_full Lane 1のRXギアボックス・フル・ステータス・フラグ ROV 0x0
0 lane0_rx_gb_full Lane 0のRXギアボックス・フル・ステータス・フラグ ROV 0x0
表 80.  rx_status4デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x90
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15 lane15_sh_lock Lane 15のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
14 lane14_sh_lock Lane 14のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
13 lane13_sh_lock Lane 13のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
12 lane12_sh_lock Lane 12のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
11 lane11_sh_lock Lane 11のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
10 lane10_sh_lock Lane 10のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
9 lane9_sh_lock Lane 9のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
8 lane8_sh_lock Lane 8のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
7 lane7_sh_lock Lane 7のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
6 lane6_sh_lock Lane 6のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
5 lane5_sh_lock Lane 5のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
4 lane4_sh_lock Lane 4のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
3 lane3_sh_lock Lane 3のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
2 lane2_sh_lock Lane 2のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
1 lane1_sh_lock Lane 1のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
0 lane0_sh_lock Lane 0のRX同期ヘッダー・アライメントのロック・ステータス・フラグ ROV 0x0
表 81.  rx_status5デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x94
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15 lane15_emb_lock Lane 15のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
14 lane14_emb_lock Lane 14のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
13 lane13_emb_lock Lane 13のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
12 lane12_emb_lock Lane 12のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
11 lane11_emb_lock Lane 11のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
10 lane10_emb_lock Lane 10のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
9 lane9_emb_lock Lane 9のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
8 lane8_emb_lock Lane 8のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
7 lane7_emb_lock Lane 7のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
6 lane6_emb_lock Lane 6のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
5 lane5_emb_lock Lane 5のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
4 lane4_emb_lock Lane 4のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
3 lane3_emb_lock Lane 3のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
2 lane2_emb_lock Lane 2のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
1 lane1_emb_lock Lane 1のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
0 lane0_emb_lock Lane 0のRX EMBアライメントのロック・ステータス・フラグ ROV 0x0
表 82.  rx_status6デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x98
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15 lane15_rx_eb_full Lane 15のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
14 lane14_rx_eb_full Lane 14のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
13 lane13_rx_eb_full Lane 13のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
12 lane12_rx_eb_full Lane 12のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
11 lane11_rx_eb_full Lane 11のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
10 lane10_rx_eb_full Lane 10のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
9 lane9_rx_eb_full Lane 9のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
8 lane8_rx_eb_full Lane 8のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
7 lane7_rx_eb_full Lane 7のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
6 lane6_rx_eb_full Lane 6のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
5 lane5_rx_eb_full Lane 5のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
4 lane4_rx_eb_full Lane 4のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
3 lane3_rx_eb_full Lane 3のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
2 lane2_rx_eb_full Lane 2のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
1 lane1_rx_eb_full Lane 1のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
0 lane0_rx_eb_full Lane 0のRXエラスティック・バッファーのフル・ステータス・フラグ ROV 0x0
表 83.  rx_status7デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x9C
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15 lane15_rx_polarity Lane 15のRX極性反転ステータスフラグ ROV 0x0
14 lane14_rx_polarity Lane 14のRX極性反転ステータスフラグ ROV 0x0
13 lane13_rx_polarity Lane 13のRX極性反転ステータスフラグ ROV 0x0
12 lane12_rx_polarity Lane 12のRX極性反転ステータスフラグ ROV 0x0
11 lane11_rx_polarity Lane 11のRX極性反転ステータスフラグ ROV 0x0
10 lane10_rx_polarity Lane 10のRX極性反転ステータスフラグ ROV 0x0
9 lane9_rx_polarity Lane 9のRX極性反転ステータスフラグ ROV 0x0
8 lane8_rx_polarity Lane 8のRX極性反転ステータスフラグ ROV 0x0
7 lane7_rx_polarity Lane 7のRX極性反転ステータスフラグ ROV 0x0
6 lane6_rx_polarity Lane 6のRX極性反転ステータスフラグ ROV 0x0
5 lane5_rx_polarity Lane 5のRX極性反転ステータスフラグ ROV 0x0
4 lane4_rx_polarity Lane 4のRX極性反転ステータスフラグ ROV 0x0
3 lane3_rx_polarity Lane 3のRX極性反転ステータスフラグ ROV 0x0
2 lane2_rx_polarity Lane 2のRX極性反転ステータスフラグ ROV 0x0
1 lane1_rx_polarity Lane 1のRX極性反転ステータスフラグ ROV 0x0
0 lane0_rx_polarity Lane 0のRX極性反転ステータスフラグ ROV 0x0
表 84.  rx_converter_param1コンバーター・パラメーターごとのリンクおよびトランスポート制御コンフィグレーション。

オフセット: 0xC0

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:30 CS コンバーター・サンプルあたりの制御ビット数。1ベースの値。例えば、0=0ビット、1=1ビットです。 RO コンパイル時に固有
29 HD High Density形式 RO コンパイル時に固有
28:24 N

コンバーター・サンプルあたりのデータビット数。0ベースの値。例えば、0=0ビット、1=2ビットです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
23:16 M

デバイスあたりのコンバーターの数。0ベースの値。例えば、0=1コンバーター、1=2コンバーターです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
15:8 F

レーンごとのフレームあたりのオクテットの数。0ベースの値。例えば、0=1オクテット、1=2オクテットです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
7:4 Reserved 予約済み RV 0x0
3:0 L

リンクあたりのレーン数。0ベースの値。例えば、0=1レーン、1=2レーンです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
表 85.  rx_converter_param2コンバーター・パラメーターごとのリンクおよびトランスポート制御コンフィグレーション。

オフセット: 0xC4

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:24 E

拡張マルチブロック内のマルチブロックの数。0ベースの値。例えば、0=1マルチブロックは拡張マルチブロックを形成し、1=2マルチブロックは拡張マルチブロックを形成します。

(256 Mod F) =1の場合、Eは1より大きい必要があります (レジスター値は0より大きい必要があります)。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
23:21 Reserved 予約済み RV 0x0
20:16 CF リンクごとのフレームクロックあたりのコントロール・ワードの数。1ベースの値。例えば、0=0ワード、1=1ワードです。 RO コンパイル時に固有
15:13 Reserved 予約済み RO 0x0
12:8 S

コンバーターのフレームサイクルあたりのサンプル数。0ベースの値。例えば、0=1サンプル、1=2サンプルです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
7:5 subclass_ver

Device Subclass Version

  • b000: サブクラス0
  • b001: サブクラス1
 RO コンパイル時に固有
4:0 NP

コンバーター・サンプルあたりのデータビット+制御ビット+テールビットの数。0ベースの値。例えば、0=1ビット、1=2ビットです。

 RO コンパイル時に固有
レベル 2 の表題