JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

1. JESD204C Intel FPGA IPユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 21.3
IPバージョン 1.1.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このユーザーガイドでは、 インテル® Stratix® 10デバイスと インテル® Agilex™ デバイスを使用したJESD204C Intel® FPGA IPをデザインするための機能、アーキテクチャーの説明、インスタンス化の手順、およびガイドラインを提供します。

対象読者

このドキュメントの対象は、次のとおりです。

  • システムレベルのデザイン・プランニング・フェーズでIPを選択するデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェア・デザイナー
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に、JESDプロトコルに関連するその他の参考資料を一覧表示します。
表 1.  関連資料
参照 説明
JESD204C Intel Agilex Design Example User Guide インテル® Agilex™ デバイスを使用して、 インテル® Agilex™ デザイン例をインスタンス化する方法についての情報を提供します。
JESD204C Intel Stratix 10 Design Example User Guide インテル® Stratix® 10デバイスを使用して、JESD204Cデザイン例をインスタンス化する方法についての情報を提供します。
JESD204B Intel® FPGA IPユーザーガイド JESD204B Intel® FPGA IPに関する情報を提供します。
インテル® Agilex™ デバイス・データシート

このドキュメントでは、 インテル® Agilex™ デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびタイミングについて説明します。

インテル® Stratix® 10デバイス・データシート インテル® Stratix® 10デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびタイミングに関する情報を提供します。
Eタイル・トランシーバーPHYユーザーガイド Eタイル・トランシーバーPHYに関する情報を提供します。

頭字語と用語集

表 2.  頭字語リスト
頭字語 拡張
LEMC ローカル拡張マルチブロック・クロック
FC フレーム・クロック・レート
ADC アナログ-デジタル・コンバーター
DAC デジタル-アナログ・コンバーター
DSP デジタル信号プロセッサー
TX トランスミッター
RX レシーバー
DLL データリンク層
CSR コントロールおよびステータスレジスター
CRU クロックおよびリセットユニット
ISR 割り込みサービスルーチン
FIFO First-In-First-Out
SERDES シリアライザー/デシリアライザー
ECC 誤り訂正コード
FEC 順方向誤り訂正
SERR シングルエラー検出 (ECCでは、訂正可能)
DERR ダブルエラー検出 (ECCでは、致命的)
PRBS 疑似ランダム・バイナリー・シーケンス
MAC メディア・アクセス・コントローラー。MACには、プロトコル・サブレイヤー、トランスポート層、およびデータリンク層が含まれます。
PHY 物理層。PHYには通常、物理層、SERDES、ドライバー、レシーバーおよびCDRが含まれます。
PCS 物理コーディング・サブレイヤー
PMA フィジカル・メディア・アタッチメント
RBD RXバッファー遅延
UI ユニット・インターバル = シリアルビットの期間
RBD count RXバッファー遅延の最新レーン到着
RBD offset RXバッファー遅延のリリース機会
SH 同期ヘッダー
TL トランスポート層
表 3.  用語集リスト
用語 説明
コンバーター・デバイス ADCまたはDACコンバーター
ロジックデバイス FPGAまたはASIC
オクテット 8ビットのグループ。64/66エンコーダーへの入力およびデコーダーからの出力として機能します。
ニブル 4ビットのセット。JESD204C仕様の基本動作単位です。
ブロック 66ビットシンボル。64/66エンコーディング・スキームによって生成されます。
リンククロック

関連するパラレルデータは、64ビット/66ビットではなく、128ビット/132ビットになります。

Link Clock = Lane Line Rate/132
フレーム 連続したオクテットのセット。フレーム・アライメント信号を参照することにより、各オクテットの位置を特定できます。
フレームクロック フレームのレートで動作するシステムクロック。1x、2x、または4xリンククロックである必要があります。
フレームクロックあたりのサンプル

クロックあたりのサンプル。コンバーター・デバイスのフレームクロックの合計サンプルです。
LEMC 内部クロック。拡張マルチブロックの境界をレーン間および外部基準 (SYSREF またはSubclass 1) にアライメントするために使用されます。
Subclass 0 確定的レイテンシーはサポートされていません。データは、レシーバーのレーン間デスキュー時にすぐにリリースする必要があります。
Subclass 1 SYSREFを使用する確定的レイテンシー
マルチポイント・リンク 2つ以上のコンバーター・デバイスとのデバイス間リンク。
64B/66Bエンコーディング 64ビットデータを66ビットにマッピングしてブロックを形成するラインコード。基本レベルのデータ構造は、2ビットの同期ヘッダーで始まるブロックです。
表 4.  記号
用語 説明
L コンバーター・デバイスあたりのレーン数
M デバイスあたりのコンバーター数
F 単一レーンのフレームあたりのオクテット数
S フレームサイクルごとの単一のコンバーターごとに送信されるサンプルの数
N コンバーターの解像度
N' ユーザーデータ形式のサンプルあたりの合計ビット数
CS 変換サンプルあたりの制御ビット数
CF リンクごとのフレームクロック周期あたりのコントロール・ワード数
HD High Densityユーザーデータ形式
E 拡張マルチブロック内のマルチブロックの数
レベル 2 の表題