F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

4.6. IPのパラメーター化と生成

IPパラメーター値と説明についてIntel FPGA IPのパラメーターを参照してください。

  1. IPカタログ（Tools > IP Catalog）で、FタイルJESD204C Intel® FPGA IPを探し、ダブル・クリックします。
  2. カスタムIPバリエーションのトップレベル名を指定します。この名前が、プロジェクトのIP コア・バリエーション・ファイルを特定する名前になります。メッセージが表示された場合には、ターゲット インテル® FPGA デバイスファミリーと出力ファイルのHDL プリファレンスも指定します。OK をクリックします。
  3. コアをパラメーター化した後、[サンプルデザイン]タブに移動し、[ サンプルデザインを生成する シミュレーションテストベンチを作成します。デザイン例を生成したくない場合ステップ5スキップをスキップします。
  4. <example_design_directory>の名前を設定し、OKをクリックしてサポートファイルとスクリプトを生成します。
    テストベンチとスクリプトは<example_design_directory>/simulationフォルダーにあります。

    Generate Example Design オプションは、次のエンティティのサポートファイルを生成します。

    • シミュレーション用のIPコアのデザイン例-を参照してください。 それぞれのデザイン例のユーザーガイドのデザイン例の生成とシミュレーションセクションを参照してください。
    • 合成のためのIPコアのデザイン例-コンパイルを参照してください。 それぞれのデザイン例のユーザーガイドのFタイルJESD204C デザイン例セクションを参照してください。
  5. FinishまたはGenerate HDLをクリックし、合成、ならびにIP バリエーションの仕様に対応するその他のオプションのファイルを生成します。パラメーター・エディターは、合成およびシミュレーション用にトップレベル.qipまたは.qsys IP バリエーション・ファイルおよびHDL ファイルを生成します。IP コアによっては、ハードウェアのテスト向けにテストベンチやデザイン例も同時に生成します。

    トップレベルIP バリエーションは、現在のQuartus IIプロジェクトに追加されます。プロジェクトに手動で.qipまたは.qsysファイルを追加するには、Project > Add/Remove Files in Projectをクリックします。適切にピン・アサインメントを行い、ポートを接続します。

注: 一部のパラメーター・オプションは、選択したコンフィグレーションでサポートされていない場合、または派生パラメーターである場合はグレー表示されます。
レベル 2 の表題