F-Tile JESD204C インテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 691272
日付 4/26/2022
Public
ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

3.2.1. LEMCカウンター

FタイルJESD204C IPは、0から (E*32)–1までカウントし、再びラップアラウンドするLEMCカウンターを維持します。

Subclass 0システムでは、SYSREF の検出を待たずに、リンクリセット信号のデアサートでLEMCカウンターが開始されます。

Subclass 1の確定的遅延システムでは、すべてのトランスミッターとレシーバーが共通の SYSREF を受信し、LEMCカウンターが2リンク・クロック・サイクル以内にリセットされます。SYSREF は、グループ化され、一緒に同期する必要があるコンバーター・デバイスに対して同じである必要があります。

最大 SYSREF 周波数 = データレート/(66x32xE) です。

表 12.   SYSREF周波数計算の例この例では、次のオプションのいずれかを実行することを選択できます。
  • 2つの SYSREF とデバイスクロックを提供します。ADCグループがデバイスクロックと2つの SYSREF クロック (1.42 MHzと2.84 MHz) を共有します。
  • 1.4 MHzで動作する1つの SYSREF と、2つのADCグループと1つのDACグループにデバイスクロックを提供します。これは、DACの SYSREF 周期が整数nの倍数であるためです。
グループ コンフィグレーション SYSREF周波数
ADC Group 1 (2 ADC)
  • LMF = 222
  • E = 2
  • データレート = 6,000 Mbps
 (6,000 MHz/(66x32x2) = 1.42 MHz
ADC Group 2 (2 ADC)
  • LMF = 811
  • E = 1
  • データレート = 6,000 Mbps
 (6,000 MHz/(66x32x1) = 2.84 MHz
DAC Group 3 (2 DAC)
  • LMF = 222
  • E = 1
  • データレート = 3,000 Mbps
 (3,000 MHz/(66x32x1) = 1.42 MHz
注: 1.42 MHzが一般的な最大 SYSREF 周波数です。周波数を0.71 MHzに下げても、デザインは引き続き機能します。
レベル 2 の表題