F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

3.2. ローカル拡張マルチブロック・クロック

FタイルJESD204C IPは、拡張マルチブロック・クロック (LEMC) を共通のタイミング・リファレンスとして使用して、マルチデバイス・コンフィグレーションをサポートします。

LEMCは、レーン間の拡張マルチブロックの境界をアライメントする内部クロックです。確定的遅延デバイスでは、LEMCは境界を外部リファレンス (SYSREF など) に合わせます。LEMCの使用は、Subclass 1モードでは必須ですが、Subclass 0モードではオプションです。

FタイルJESD204C IPは、リンク・クロック・カウントをインクリメントするカウンターとしてLEMCを実装し、Multiblocks in an extended multiblock (E) パラメーターに依存します。拡張マルチブロックは、多数のマルチブロックのコンテナです。

Eパラメーターは、次の2つの要因に依存します。

  • パラメーターは、拡張マルチブロック内でFの整数を許可する必要があります。例えば、F = 3の場合、32個のマルチブロックには256オクテット (32x64/8) が含まれます。256オクテットはF=3で割り切れません。したがって、F = 3の場合、最小Eは3です。
  • Eは、リンクの任意の2つのレーンで可能な最大遅延変動よりも大きい必要があります。

Subclass 1の確定的遅延システムでは、SYSREF はシステム内で整列されるデバイスに分散されます。サンプリングされた SYSREF 立ち上がりエッジが0から1に遷移すると、SYSREF 信号は内部LEMCクロックエッジをリセットします。

FタイルJESD204C IPは、デバイスクロックを直接使用して SYSREF をサンプリングしません。これは、クロックチップからのデバイス・クロック・サンプリングに関して SYSREF のソース同期シグナリングが行われるためです。このIPは、リンククロックを使用して SYSREF をサンプリングします。リンククロックまたはフレームクロックを提供するPLLは、リンククロックをデバイスクロックに位相補償するために、通常モードである必要があります。

FタイルJESD204Cのコントロールおよびステータスレジスターを使用して、SYSREF の単一または複数のサンプリングをプログラムできます。

  • 1回のサンプリング SYSREF では、SYSREF 周期エラーは検出されません。
  • 連続サンプリング・モードでは、SYSREF 周期エラーが検出されます。

ほとんどのコンバーター・デバイス・システムでは、エラーがない場合は SYSREF サンプリングをディスエーブルし、リンクの再初期化要求でリンク操作を開始します。


セクションの内容
LEMCカウンター

レベル 2 の表題