1

入力

入力リファレンス・クロック0

1

入力

このクロックは、RXデータレートを66で割った値に等しくなります。rxframe_clkと同じPLLから生成されます。

1

入力

この信号はrxlink_clkに同期しています。頻度は、rxlink_clkの2に等しいか、2倍されます。rxlink_clkと同じPLLから生成されます。

1

入力

1

入力

clock

j204c_rx_rst_nの状態の確認インジケーター 。

1

入力

トランシーバー・リコンフィグレーション・クロック。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

入力

1

入力

MAC LL、PHY、およびTLのアクティブLow非同期リセット信号。

入力

RX Avalon® メモリーマップド・インターフェイスのアクティブLow非同期リセット信号。

この信号はrx_avs_clkに同期的にディアサートします 。

アクティブHigh信号。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

インテル この信号をtx_avs_rst_nに結び付けることをお勧めします。

L

入力

差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。

L

入力

差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。

1

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

この信号は、 i_reconfig_clk クロックに同期しています。

1

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

この信号は、i_reconfig_clk クロックに同期しています。

log2 + +18

入力

各トランシーバー・レーンのアドレスは18ビット幅です。上のビットはレーン選択です。

この信号は、i_reconfig_clk クロックに同期しています。

32

出力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

この信号は、i_reconfig_clk クロックに同期しています。

32

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

この信号は、i_reconfig_clk クロックに同期しています。

バイトイネーブル信号。 byteenable [3：0]が4'b1111の場合、32ビットのDwordを使用します。それ以外の場合は、バイトアクセスを使用します。

この信号は、i_reconfig_clkに同期しています。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリー・マップト信号を無視します。 この信号は、読み取りまたは書き込みと組み合わせて使用する必要があります。 Avalon® メモリー・マップト・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

この信号は、i_reconfig_clk クロックに同期しています。

10

入力

Avalon® メモリー・マップト・スレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。たとえば、address = 0はスレーブレジスターの最初の4バイトを選択し、address=4はスレーブレジスタースペースの次の4バイトを選択します。

この信号は、i_reconfig_clkに同期しています。

32

入力

書き込み転送用の32ビットデータ。

この信号は、i_reconfig_clkに同期しています。

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_rx_avs_readdata [31：0] 使用中の信号。

この信号は、i_reconfig_clkに同期しています。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_rx_avs_writedata[31:0]信号を使用する必要があります。

この信号は、i_reconfig_clkに同期しています。

32

出力

から駆動される32ビットデータ Avalon® 読み出し転送に応答してマスターにメモリマップされたスレーブ。

この信号は、i_reconfig_clkに同期しています。

1

出力

この信号は、 Avalon® メモリー・マッピング・スレーブは、読み出しまたは書き込み要求に応答できないことを示します。FタイルJESD204C Intel® FPGA IPは、この信号を0に結び付けて、アクセスサイクルのデータを返します。

この信号は、i_reconfig_clkに同期しています。

M * S * N * WIDTH_MULP

出力

最小データ幅=M* S*N。この信号はす rxframe_clkに同期していま。TLによって処理されるコンバーター・サンプルを示します。

この信号は、rxlink_clk クロックレートで64ビットのユーザーデータ（レーンごと）を示します。8オクテットがレーンあたり64ビットのデータ幅にパックされます。データ形式はビッグ・エンディアンです。

L=1およびM*S * N * WIDTH_MULP = 64の場合、最初のオクテットはビット[63:56]にあり、その後にビット[55:48]が続き、最後のオクテットはビット[7：0]です。複数のレーンがインスタンス化される場合、レーン0のデータは常に上位64ビットに配置されます。データレーンLのデータはビット[63：0]にあり、レーンLの最初のオクテット位置はビット[63:56]にあります。

M * S * WIDTH_MULP * CS

出力

CSパラメーターの一部として挿入された制御ビット。

この信号はrxframe_clkに同期しています。

1

出力

アプリケーション層へのデータが有効か無効かを示します。 Avalon® RXコアのストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_rx_avst_ready信号がアサートされます。

• 0—データが無効である
• 1—データが有効である

この信号はrxframe_clkに同期しています。

1

入力

アプリケーション層の Avalon® のストリーミング・シンク・インターフェイスがデータを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATAフェイズのJESD204Cトランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

この信号はrxframe_clkに同期しています。

L

出力

前のマルチブロックでCRCエラーが検出されたことを示します。

この信号はrxlink_clkに同期しています。

L * 6

L * 18

出力

rxlink_clkクロックレートでの6/18ビットのユーザーコマンド（レーンごと）を示します。データ形式はビッグ・エンディアンです。

複数のレーンがインスタンス化される場合、Lane 0のデータは常にデータの上位18ビットまたは6ビットに配置されます。Lane Lはビット[17：0]またはビット[5：0]にあり、Lane Lの最初のコマンドビット位置はビット[17]またはビット[5]です。

この信号はrxlink_clkに同期しています。

CRC-12が有効になっている場合、幅はL*6です。スタンドアロン・コマンド・チャネルの場合、幅はL*18です。

1

出力

この信号はrxlink_clkに同期しています。

リンク層からのコマンドが有効か無効かを示します。 j204c_rx_cmd_ready信号がアサートされます。

• 0—データが無効である
• 1—データが有効である

1

入力

この信号はrxlink_clkに同期しています。

トランスポート層またはアプリケーション層がコマンドを受け入れる準備ができていることを示します。アプリケーション層インターフェースは、JESD204Cリンク/トランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディー・レイテンシーは0です。

1 :

出力

この信号はrxlink_clkに同期しています 。

パリティーエラーが検出されたときを示します。

• シングル・レーン・モードを有効にした場合、幅は1です。
• シングル・レーン・モードを無効にした場合、幅はLになります。

1

入力

JESD204CSubclass 1実装のSYSREF信号。

Subclass 0モードの場合、この信号を0にタイオフします。

1

出力

同期ヘッダーロックを示します。

この信号はrxlink_clkに同期しています。

1

出力

EMBがロックされていることを示します。

この信号はrxlink_clkに同期しています。

1

出力

内のすべてのレーンがFタイルJESD204C IPインスタンスが調整されます。

1

入力

マルチデバイス同期の場合、すべてのFタイルJESD204C IPインスタンスからのj204c_rx_dev_lane_align信号をANDゲートに入力し、ANDゲート出力をこの信号に接続します。

単一デバイスの場合、j204c_rx_dev_lane_align信号をこの信号に接続し直します。

この信号はrxlink_clkに同期しています 。

4

出力

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

8

出力

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

5

出力

フレームサイクルごとのコンバーターごとのサンプル数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

1

出力

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

5

出力

リンクごとのフレームクロック周期ごとの制御ワード数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

出力

LEMC期間。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はrx_avs_clkに同期しています 。

2

出力

この信号はrx_avs_clkに同期しています 。

• 0 - SCFIFOモード
• 1：TX2RXループバックモードが有効（66ビットルーバック）
• 2-TX2RX_GBループバックモードが有効（64ビットループバック）
• 3-無効

1

出力

非同期信号。

FタイルJESD204C Intel® FPGA IPの割り込みピン 。

エラーが検出されると、割り込みがアサートされます。rx_err_enableレジスターを設定して、割り込みをトリガーできるエラーのタイプを設定します。

入力

L>0の場合、このバスのMSBはレーン0にマップされます。LSBはレーンL-1にマップされます。

この信号はrxlink_clkに同期しています 。

この入力は、66/64ギアボックスが使用可能な場合に有効です。

rxphy_clk また sysclkに同期しています。

TX2RX_GBループバックモードが有効になっている場合にRXギアボックス入力と多重化され、TX2RXループバック機能のデュプレックスセットアップ（同じ信号名）でTXIPに接続します。

L>0の場合、このバスのMSBはレーン0にマップされます。LSBはLane ンL-1にマップされます。