8.2. レシーバ・レジスター

F-Tile JESD204C インテル® FPGA IPユーザーガイド

ダウンロード PDF

ID 691272

日付 4/26/2022

バージョン 21.4-1.0.0

Public

インテルのみ表示可能 — GUID: wzf1630167218614

Ixiasoft

詳細を見る

8.2. レシーバ・レジスター

レジスターマップと定義

表 49. TX設定のレジスターマップ
Address	詳細
0x0	リンク・レーン・コントロール・コモン
0x4	リンク・レーン・コントロール0
0x8	リンク・レーン・コントロール1
0xC	リンク・レーン・コントロール2
0x10	リンク・レーン・コントロール3
0x14	リンク・レーン・コントロール4
0x18	リンクレーンコントロール5
0x1C	リンク・レーン・コントロール6
0x20	リンク・レーン・コントロール7
0x24	リンク・レーン・コントロール8
0x28	リンク・レーン・コントロール9
0x2C	リンク・レーン・コントロール10
0x30	リンク・レーン・コントロール11
0x34	リンク・レーン・コントロール12
0x38	リンク・レーン・コントロール13
0x3C	リンク・レーン・コントロール14
0x40	リンク・レーン・コントロール15
0x44 – 0x4F	N/A
0x50	トランスポート層制御
0x54	SYSREFコントロール
0x58 – 0x5F	N/A
0x60	JESD204 RX ECC
0x64	JESD204RXエラー割り込みイネーブル
0x68	JESD204RXエラーリンクの再初期化を有効にする
0x6C – 0x7F	N/A
0x80	JESD204RXステータス0
0x84 – 0x8c	N/A
0x8C	JESD204RXステータス3
0x90	JESD204RXステータス4
0x94	JESD204RXステータス5
0x98	JESD204RXステータス6
0x9C	JESD204RXステータス7
0xA0 – 0xBC	N/A
0xC0	JESD204/RX SDRAMパラメーター21
0xC4	JESD204/RX SDRAMパラメーター26
0xC8 – 0x3F8	N/A
0x3FC	未使用

注: Enable CSR optimizationをオンにすると、全て Avalon® すべてのCSRへのメモリマッピングアクセスは失われます。

表 50. lane_ctrl_common共通のレーン・コントロールおよびアサインメント。共通レーン制御は、リンク内のすべてのレーンに適用されます。
オフセット：0x0

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	リセット
31:11	予約済み	予約済み	RV	0x0
10	`rx_2b_lben`	TXからの66ビット・インターフェイス・ループバックを有効にします。 RXギアボックス・データを取得する代わりに、TXループバックデータは後続のRX操作のために多重化されます。	RW	0x0
9:6	`rx_thresh_sh_err`	アルゴリズムを最初の`SH_INIT`に強制的に戻すために必要な連続する誤ったシーケンスの数。 0ベースの値。 0 = しきい値1。'd15 = しきい値16。	RW	コンパイル時間に固有です。
5:3	`rx_thresh_emb_err`	アルゴリズムを最初の`EMB_INIT`に強制的に戻すために必要な連続する誤ったシーケンスの数。0ベースの値。 0=しきい値1。'd7=しきい値8。	RW	コンパイル時間に固有です。
2:1	予約済み	予約済み	RV	0x0
0	`bit_reversal`	これはコンパイル時のオプションであり、IPを生成する前に設定する必要があります。 0 = LSB-最初のシリアル化 1 = MSB-最初のシリアル化注: FタイルJESD204C コンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化のいずれかをサポートできます。 `bit_reversal` = 1の場合、ワードアライナはPMA逆シリアル化データを受信するとRXパラレル・データ・ビットを反転します。例えば; 64ビットモードの場合=>D[63：0]はD[0:63]に再配線されます。	RO	0x0

表 51. lane_ctrl_0レーン0のレーン制御と割り当て。
オフセット：0x4
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 52. lane_ctrl_1レーン1のレーン制御と割り当て。
オフセット：0x8
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 53. lane_ctrl_2レーン2のレーン制御と割り当て。
オフセット：0xC
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 54. lane_ctrl_3レーン3のレーン制御と割り当て。
オフセット：0x10
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 55. lane_ctrl_4レーン4のレーン制御と割り当て。
オフセット：0x14
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 56. lane_ctrl_5レーン5のレーン制御と割り当て。
オフセット：0x18
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 57. lane_ctrl_6レーン6のレーン制御と割り当て。
オフセット：0x1C
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 58. lane_ctrl_7レーン7のレーン制御と割り当て。
オフセット：0x20
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 59. lane_ctrl_8レーン8のレーン制御と割り当て。
オフセット：0x24
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 60. lane_ctrl_9レーン9のレーン制御と割り当て。
オフセット：0x28
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 61. lane_ctrl_10レーン制御とレーン10の割り当て。
オフセット：0x2C
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 62. lane_ctrl_11レーン11のレーン制御と割り当て。
オフセット：0x30
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 63. lane_ctrl_12レーン12のレーン制御と割り当て。
オフセット：0x34
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 64. lane_ctrl_13レーン13のレーン制御と割り当て。
オフセット：0x38
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 65. lane_ctrl_14レーン制御とレーン14の割り当て。
オフセット：0x3C
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 66. lane_ctrl_15レーン15のレーン制御と割り当て。
オフセット：0x40
ビット	名称	説明	属性	リセット
31:1	予約済み	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。 Enable CSR optimizationおよびLane Polarity Attributeをオンにした場合、このレジスターはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`x

表 67. tl_ctrlトランスポート層の制御。
オフセット：0x50
ビット	名称	説明	属性	リセット
31:3	予約済み	予約済み	RV	0x0
2:1	`width_mult`	これはコンパイル時のオプションであり、IPを生成する前に設定する必要があります。合計サンプル幅乗数 2'b00：幅はM * NSに等しい 2'b01：幅は2 M * NSに等しい 2'b10：幅は4 M * NSに等しい 2'b11：幅は8 M * N*Sに等しい	RO	コンパイル時間に固有です。
0	`fclk_mult`	これはコンパイル時のオプションであり、IPを生成する前に設定する必要があります。フレーム・クロック・マルチプライヤー 0：フレームクロック周波数はリンククロック周波数と同じです。 1：フレームクロック周波数はリンククロック周波数の2倍です。	RO	コンパイル時間に固有です。

表 68. sysref_ctrlSYSREFコントロール。
オフセット：0x54

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	リセット
31:27	予約済み	予約済み	RV	0x0
26	`force_rbd_release`	このビットを設定すると、最新の到着レーンがシステムに到着するとすぐにRBDエラスティックバッファーが解放されます。それは間接的に強制します `rbd_offset` == `rx_status0` （0x80） `rbd_count`。このレジスターは`rbd_offset`をオーバーライドします。	RW	コンパイル時間に固有です。
25:16	`rbd_offset`	RXバッファ遅延（RBD）オフセット。 RX Elastic Bufferは、リンクの複数のレーンからのデータを整列させ、LEMC境界でバッファーを解放します（`rbd_offset` = 0）。このレジスターは、RBDの早期リリースの機会に柔軟性を提供します。 RBDオフセットの有効な値は、リンククロックの数に合わせて調整されるため、（E * 32-1）から0までです。もしも `rbd_offset` が有効な値から設定されている場合、RBDエラスティックバッファはすぐに解放されます。（E * 32）は64ビットデザインを指します。	RW	コンパイル時間に固有です。
15:8	`lemc_offset`	連続モードまたは単一検出モードで`SYSREF`の立ち上がりエッジが検出されると、LEMCカウンターは`lemc_offset`で設定された値にリセットされます。 LEMCカウンタはリンク・クロック・ドメインで動作するため、カウンタの有効な値は0〜（E * 32）-1です。（E * 32）-1> 255の場合、デザインには、255を超えるオフセットに対してLEMCを調整する機能がありません。（E * 32）-1 <255で、範囲外の値が設定されている場合、LEMCオフセットは内部で0にリセットされます。デフォルトで、`SYSREF`の立ち上がりエッジはLEMCカウンターを0にリセットします。ただし、システムデザインでコンバーター・デバイスによってサンプリングされた`SYSREF`とFPGAの間に大きな位相オフセットがある場合は、このレジスタを使用してLEMCオフセットリセット値を変更することにより、`SYSREF`エッジを仮想的にシフトできます。 Enable CSR optimizationをオンにした場合、このビットはハードウェアでクリアできません。したがって、LEMCカウンタは常に新しいSYSREFエッジにリセットされます。	RW	コンパイル時間に固有です。
7:3	予約済み	予約済み	RV	0x0
2	`sysref_singledet`	このレジスターにより、`SYSREF`の立ち上がりエッジの単一サンプルを使用したLEMCの再調整が可能になります。`SYSREF`がサンプリングされると、ビットはハードウェアによって自動クリアされます。ユーザーが`SYSREF`を再度サンプリングする必要がある場合（リンクのリセットまたは再初期化のため）、このビットを再度設定する必要があります。このレジスターには、もう1つの重要な機能があります。少なくとも`SYSREF`エッジがサンプリングされない限り、FタイルJESD204C IPはEoEMBを送信しません。これは、TX（ロジックデバイス）でサンプリングされる`SYSREF`とEoEMB送信の決定論的タイミングとの間の競合状態を防ぐためです。 0 = `SYSREF`の立ち上がりエッジ LEMCカウンターはリセットされません。 `SYSREF`の次に、このビットをクリアします。（デフォルト）インテルは次を使用することをお勧めします。1 = SYSREF連続検出モードを実行する場合でも、`sysref_singledet`の最初の立ち上がりエッジで`sysref_alwayson`を使用してLEMCカウンターをリセットします。これは、このレジスターが`SYSREF`がサンプリングされたことがあるかどうかを示すことができるためです。このレジスターは、上記の競合状態も防ぎます。`SYSREF`単一検出モードのみを使用すると、誤った`SYSREF`期間を検出できなくなります。 Enable CSR optimizationをオンにした場合、このビットはハードウェアでクリアできません。したがって、LEMCカウンタは常に新しいSYSREFエッジにリセットされます。	RW1S	0x1
1	`sysref_alwayson`	このレジスターは、のすべての立ち上がりエッジでLEMCの再調整を可能にします。 `SYSREF`。 LEMCカウンターは、毎回`SYSREF` 0から1への遷移が検出されるときにリセットされます。 0 = `SYSREF`の立ち上がりエッジがあるときLEMCカウンターはリセットされません。 1 = 毎回`SYSREF` 立ち上がりエッジでLEMCカウンターを継続的にリセットします。。このビットが設定されると、 `SYSREF` 期間は、内部の拡張マルチブロック期間に違反しないことを確認するためにチェックされます。この期間は、（E * 32）のn整数倍のみになります。注: このビットが設定されると、`SYSREF` 期間は、内部の拡張マルチブロック期間に違反しないことを確認するためにチェックされます。この期間は、（E * 32）のn整数倍のみになります。`SYSREF`期間がローカルの拡張マルチブロック期間と異なる場合、`sysref_lemc_err`（0x60）レジスターがアサートされ、割り込みがトリガーされます。 `SYSREF` 期間を変更したい場合、このビットは最初に0に設定する必要があります。`SYSREF`クロックが安定した後。このビットは1に設定され、`SYSREF`の新しい立ち上がりエッジをサンプリングします。	RW	0x0
0	`link_reinit`	FタイルJESD204C IPは、すべての内部パイプステージとステータスをリセットすることによってRXリンクを再初期化しますが、`SYSREF`検出情報は含まれません。（このビットは、ハードウェアによってリンクの再初期化が入力されると自動的にクリアされます）。 0 = リンク再開要求なし（デフォルト） 1 = リンクを再初期化します。	RW1S	0x0

表 69. rx_errこのレジスターは、FPGAIPで検出されたエラーをログに記録します。RX Error Enableレジスターの対応するビットによって有効にされた場合、レジスターの各セットビットは割り込みを生成します（ *rx_err_enable（0x64）*）。割り込みを処理した後、ソフトウェアは適切な処理済み割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。
オフセット：0x60
ビット	名称	説明	属性	リセット
31:23	予約済み	予約済み	RV	0x0
22	`ecc_fatal_err`	ECCの致命的なエラーが発生したときにアサートします。これは、検出されて修正されていないダブルビットエラーを反映しています。	RW1C	0x0
21	`ecc_corrected_err`	ECCエラーが修正されたときにアサートします。これは、検出および修正されたシングルビットエラーを反映しています。	RW1C	0x0
20	`eb_full_err`	RXエラスティックバッファのいずれかがオーバーフロー状態を検出したときにアサートします。	RW1C	0x0
19	`emb_unlock_err`	拡張マルチブロックアライメントロジックのいずれかが、エラーカウント>エラーしきい値が原因で「ロック解除」を検出したときにアサートします。	RW1C	0x0
18	`sh_unlock_err`	エラーカウント>エラーしきい値が原因で、同期ヘッダー・アライメントロジックのいずれかが「ロック解除」を検出したときにアサートします。	RW1C	0x0
17	`rx_gb_overflow_err`	レーンのRXギアボックスのいずれかでオーバーフローが発生したときにアサートします。	RW1C	0x0
16	`rx_gb_underflow_err`	レーンのRXギアボックスのいずれかでアンダーフローが発生したときにアサートします。	RW1C	0x0
15	予約済み	予約済み	RV	0x0
14	`crc_err`	RX CRCジェネレーターは、同期ワードで受信したパリティと一致しないパリティーを計算しました。	RW1C	0x0
13	予約済み	予約済み	RV	0x0
12	予約済み	予約済み	RV	0x0
11	`cmd_par_err`	特定の同期ワードのコマンド・チャネル・データの最後のパリティービットが、受信したコマンド・チャネル・ビットの計算されたパリティと一致しません。	RW1C	0x0
10	`invalid_eoemb`	パイロット信号のEoEMB識別子に予期しない値があります。	RW1C	0x0
9	`invalid_eomb`	パイロット信号の「00001」シーケンスは、同期ワードの予想される位置で受信されません。	RW1C	0x0
8	`invalid_sync_header`	予想される同期ヘッダーの場所で「11」または「00」が受信されます。	RW1C	0x0
7	`lane_deskew_err`	レーン間デスキューがLEMC境界を超えたときにアサートされます。このエラーは、`rbd_offset` が正しくプログラムされていないか、デバイス内またはマルチデバイス間でレーン間のスキューがLEMC境界を超えている場合にトリガーされます。すべてのレーンのEoEMBは、1つのLEMC境界内にある必要があります。詳しくは、確定的レイテンシーを参照してください。	RW1C	0x0
6	`src_rx_alarm`	FタイルSRCから`rx_alarm`信号アサーションが検出されました。このイベントは`pll_lock_err`と重複しますが、SRCは`rx_alarm`リストに新しいイベントを追加する場合があります。	RW1C	0x0
5	`syspll_lock_err`	検出されたシステムPLLは、FタイルJESD204C リンクが実行されています。	RW1C	0x0
4	`cdr_locked_err`	FタイルJESD204Cリンクが実行されているときに、ロックされたCDRの1つ以上のレーンがロックを失うことを検出しました。	RW1C	0x0
3	`cmd_ready_err`	このエラービットは、FタイルJESD204C リンクでコマンドチャネルがで使用されている場合にのみ適用されます。このエラービットは、リンク層がコマンドを送信しているときに（`j204c_rx_cmd_valid`を介して）アップストリーム・コンポーネントがj`j204c_rx_cmd_ready` 信号をディアサートした場合にアサートされます。	RW1C	0x0
2	`frame_data_ready_err`	このエラービットは、RXがアップストリーム・コンポーネントによって準備ができているデータが0であることを検出した場合にアサートされます。トランスポート層は、システム内のアップストリーム・デバイス（ Avalon® のストリーミング・シンク・コンポーネント）が常にトランスポート層から有効なデータを受信する準備ができていることを期待しています。注: このエラー検出が不要な場合は、トランスポート層でアップストリームからのデータレディ信号を1、`j204_rx_avst_ready`に接続できます。	RW1C	0x0
1	`dll_data_ready_err`	このエラービットは、アップストリーム・コンポーネントによって準備ができているデータが0であることをRXが検出した場合にアサートされます。 Avalon® データが有効な場合のストリーミングバス。デザイン上、 FタイルJESD204C RX IPコアは、アップストリーム・デバイスを想定しています（FタイルJESD204C トランスポート層/アプリケーション層）は、常に有効なデータを受信する準備ができています FタイルJESD204C RXIP。注: このエラー検出が必要ない場合は、 Avalon® ストリーミング `j204_rx_avst_ready` 1への信号。	RW1C	0x0
0	`sysref_lemc_err`	`sysref_alwayson` （0x54）レジスターが1に設定されている場合、LEMCカウンタは `SYSREF` periodは、（E * 32）のn整数乗数であるLEMCカウンターと一致します。 `SYSREF` 期間がLEMC期間と一致しない場合、IPはこのビットをアサートします。	RW1C	0x0

注: Enable CSR optimizationをオンにすると、このCSRによるすべてのエラー報告は失われます。

表 70. rx_err_enこのレジスターは、割り込みを生成するエラータイプを有効にします。レジスタービットに0を設定すると、特定のエラータイプが割り込みを生成できなくなります。
オフセット：0x64
ビット	名称	説明	属性	リセット
31:23	予約済み	予約済み	RV	0x0
22	`ecc_fatal_err_en`	ECC致命的エラー割り込みイネーブル	RW	0x1
21	`ecc_corrected_err_en`	ECC修正エラー割り込みイネーブル	RW	0x0
20	`eb_full_err_en`	エラスティックバッファフルエラー割り込みイネーブル	RW	0x1
19	`emb_unlock_err_en`	EMBアライメントのロック解除エラー割り込みイネーブル	RW	0x1
18	`sh_unlock_err_en`	同期ヘッダー・アライメントのロック解除エラー割り込みイネーブル	RW	0x1
17	`rx_gb_overflow_err_en`	ギアボックス・オーバーフロー・エラー割り込みイネーブル	RW	0x1
16	`rx_gb_underflow_err_en`	ギアボックス・アンダーフロー・エラー割り込みイネーブル	RW	0x1
15	予約済み	予約済み	RV	0x0
14	`crc_err_en`	CRCエラー割り込みイネーブル	RW	0x1
13	予約済み	予約済み	RV	0x0
12	予約済み	予約済み	RV	0x0
11	`cmd_par_err_en`	コマンド・パリティー・エラー割り込みイネーブル	RW	0x1
10	`invalid_eoemb_en`	無効なEoEMBエラー割り込みイネーブル	RW	0x1
9	`invalid_eomb_en`	無効なEoMBエラー割り込みイネーブル	RW	0x1
8	`invalid_sync_header_en`	無効な同期ヘッダーエラー割り込みの有効化	RW	0x1
7	`lane_deskew_err_en`	レーン・デスキュー・エラー割り込みイネーブル	RW	0x1
6	`src_rx_alarm_en`	SRCRXアラーム割り込みイネーブル	RW	0x1
5	`syspll_lock_err_en`	システムPLLロックエラー割り込みイネーブル	RW	0x1
4	`gb_under`	CDRロストロックエラー割り込みイネーブル	RW	0x1
3	`cmd_ready_err_en`	コマンドデータレディエラー割り込みイネーブル	RW	0x0
2	`frame_data_ready_err_en`	フレームデータレディエラー割り込みイネーブル	RW	0x0
1	`dll_data_ready_err_en`	リンクデータレディエラー割り込みイネーブル	RW	0x0
0	`sysref_lemc_err_en`	`SYSREF` LEMCエラー割り込みイネーブル	RW	0x1

注: Enable CSR optimizationをオンにすると、RXIPはエラーの割り込みをトリガーしません。

表 71. rx_err_link_reinitこのレジスターは、リンクの再初期化を生成するエラータイプを有効にします。レジスタービットに0を設定すると、特定のエラータイプがリンクの再初期化から無効になります。
オフセット：0x68
ビット	名称	説明	属性	リセット
31:23	予約済み	予約済み	RV	0x0
22	`ecc_fatal_err_en_reinit`	ECC致命的エラーの再初期化のイネーブル	RW	0x0
21	`ecc_corrected_err_en_reinit`	ECC修正エラー再初期化のイネーブル	RW	0x0
20	`eb_full_err_en_reinit`	エラスティックバッファフルエラー再初期化のイネーブル	RW	0x0
19	予約済み	予約済み	RV	0x0
18	予約済み	予約済み	RV	0x0
17	予約済み	予約済み	RV	0x0
16	予約済み	予約済み	RV	0x0
15	予約済み	予約済み	RV	0x0
14	`crc_err_en_reinit`	CRCエラーの再初期化のイネーブル	RW	0x0
13	予約済み	予約済み	RV	0x0
12	予約済み	予約済み	RV	0x0
11	`cmd_par_err_en_reinit`	コマンドパリティエラーの再初期化のイネーブル	RW	0x0
10	`invalid_eoemb_en_reinit`	無効なEoEMBエラー再初期化のイネーブル	RW	0x0
9	`invalid_eomb_en_reinit`	無効なEoMBエラー再初期化ののイネーブル	RW	0x0
8	`invalid_sync_header_en_reinit`	無効な同期ヘッダーエラーの再初期化のイネーブル	RW	0x0
7	`lane_deskew_err_en_reinit`	レーンデスキューエラーの再初期化のイネーブル	RW	0x0
6	予約済み	予約済み	RV	0x0
5	予約済み	予約済み	RV	0x0
4	予約済み	予約済み	RV	0x0
3	`cmd_ready_err_en_reinit`	コマンドデータレディエラー再初期化イネーブル	RW	0x0
2	`frame_data_ready_err_en_reinit`	フレームデータレディエラー再初期化のイネーブル	RW	0x0
1	`dll_data_ready_err_en_reinit`	リンクデータレディエラー再初期化のイネーブル	RW	0x0
0	`sysref_lemc_err_en_reinit`	SYSREFLEMCエラー再初期化のイネーブル	RW	0x0

注: Enable CSR optimizationをオンにすると、このレジスターで有効になっているエラーが原因で、RXIPは再初期化をトリガーしません。

表 72. rx_status0デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x80

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	リセット
31:24	予約済み	予約済み	RV	0x0
23	`sysref_det_pending`	`sysref` まだ検出されていないことを示します。 `sysref_ctrl.sysref_singledet` リンクの初期化を有効にするには、設定する必要があります。	ROV	0x0
22	`reinit_in_prog`	自動または手動のリンク再初期化が進行中であることを示します。	ROV	0x0
21:12	`rbd_count_early`	`rbd_count_early` = 0の場合、これは最も早いレーンがLEMC境界のリンク内に到着することを示します。 `rbd_count_early` = 1、これは、最も早いレーンがLEMC境界の後の1リンククロックサイクルでリンク内に到着することを示します。	ROV	0x0
11:2	`rbd_count`	このレジスターから報告される有効な値は0〜1023です。 `rbd_count` = 0の場合、これは最新のレーンがリンク内のLEMC境界に到着することを示します。`rbd_count` = 1、これは、最新のレーンがLEMC境界の後の1リンククロックサイクルでリンク内に到着することを示します。注: リンクへの最新のレーン到着がLEMC境界に近すぎる場合、インテルは、最悪の場合のパワーサイクル変動に対応するために、RBDリリースオポチュニティ（`rbd_offset`）を`rbd_count`から少なくとも2リンククロック離して設定することをお勧めします。詳しくは、確定的レイテンシーを参照してください。	ROV	0x0
1:0	`sh_config`	b00: CRC-12 b01：スタンドアロン・コマンド・チャネル予約（CRC-3）	RO	コンパイル時間に固有です。

表 73. rx_status3デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x8C
ビット	名称	説明	属性	リセット
31:16	予約済み	予約済み	RV	0x0
15	`lane15_rx_cdr_locked`	レーン15のRXCDRロック・ステータス・フラグ	ROV	0x0
14	`lane14_rx_cdr_locked`	レーン14のRXCDRロック・ステータス・フラグ	ROV	0x0
13	`lane13_rx_cdr_locked`	レーン13のRXCDRロック・ステータス・フラグ	ROV	0x0
12	`lane12_rx_cdr_locked`	レーン12のRXCDRロック・ステータス・フラグ	ROV	0x0
11	`lane11_rx_cdr_locked`	レーン11のRXCDRロック・ステータス・フラグ	ROV	0x0
10	`lane10_rx_cdr_locked`	レーン10のRXCDRロック・ステータス・フラグ	ROV	0x0
9	`lane9_rx_cdr_locked`	レーン9のRXCDRロック・ステータス・フラグ	ROV	0x0
8	`lane8_rx_cdr_locked`	レーン8のRXCDRロック・ステータス・フラグ	ROV	0x0
7	`lane7_rx_cdr_locked`	レーン7のRXCDRロック・ステータス・フラグ	ROV	0x0
6	`lane6_rx_cdr_locked`	レーン6のRXCDRロック・ステータス・フラグ	ROV	0x0
5	`lane5_rx_cdr_locked`	レーン5のRXCDRロック・ステータス・フラグ	ROV	0x0
4	`lane4_rx_cdr_locked`	レーン4のRXCDRロック・ステータス・フラグ	ROV	0x0
3	`lane3_rx_cdr_locked`	レーン3のRXCDRロック・ステータス・フラグ	ROV	0x0
2	`lane2_rx_cdr_locked`	レーン2のRXCDRロック・ステータス・フラグ	ROV	0x0
1	`lane1_rx_cdr_locked`	レーン1のRXCDRロック・ステータス・フラグ	ROV	0x0
0	`lane0_rx_cdr_locked`	レーン0のRXCDRロック・ステータス・フラグ	ROV	0x0

表 74. rx_status4デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x90
ビット	名称	説明	属性	リセット
31:16	予約済み	予約済み	RV	0x0
15	`lane15_sh_lock`	レーン15のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
14	`lane14_sh_lock`	レーン14のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
13	`lane13_sh_lock`	レーン13のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
12	`lane12_sh_lock`	レーン12のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
11	`lane11_sh_lock`	レーン11のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
10	`lane10_sh_lock`	レーン10のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
9	`lane9_sh_lock`	レーン9のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
8	`lane8_sh_lock`	レーン8のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
7	`lane7_sh_lock`	レーン7のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
6	`lane6_sh_lock`	レーン6のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
5	`lane5_sh_lock`	レーン5のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
4	`lane4_sh_lock`	レーン4のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
3	`lane3_sh_lock`	レーン3のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
2	`lane2_sh_lock`	レーン2のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
1	`lane1_sh_lock`	レーン1のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0
0	`lane0_sh_lock`	レーン0のRX同期ヘッダー・アライメントのロック・ステータス・フラグ	ROV	0x0

表 75. rx_status5デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x94
ビット	名称	説明	属性	リセット
31:16	予約済み	予約済み	RV	0x0
15	`lane15_emb_lock`	レーン15のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
14	`lane14_emb_lock`	レーン14のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
13	`lane13_emb_lock`	レーン13のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
12	`lane12_emb_lock`	レーン12のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
11	`lane11_emb_lock`	レーン11のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
10	`lane10_emb_lock`	レーン10のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
9	`lane9_emb_lock`	レーン9のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
8	`lane8_emb_lock`	レーン8のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
7	`lane7_emb_lock`	レーン7のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
6	`lane6_emb_lock`	レーン6のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
5	`lane5_emb_lock`	レーン5のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
4	`lane4_emb_lock`	レーン4のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
3	`lane3_emb_lock`	レーン3のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
2	`lane2_emb_lock`	レーン2のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
1	`lane1_emb_lock`	レーン1のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0
0	`lane0_emb_lock`	レーン0のRXEMBアライメントのロック・ステータス・フラグ	ROV	0x0

表 76. rx_status6デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x98
ビット	名称	説明	属性	リセット
31:16	予約済み	予約済み	RV	0x0
15	`lane15_rx_eb_full`	レーン15のRXElasticバッファフルステータスフラグ	ROV	0x0
14	`lane14_rx_eb_full`	レーン14のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
13	`lane13_rx_eb_full`	レーン13のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
12	`lane12_rx_eb_full`	レーン12のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
11	`lane11_rx_eb_full`	レーン11のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
10	`lane10_rx_eb_full`	レーン10のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
9	`lane9_rx_eb_full`	レーン9のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
8	`lane8_rx_eb_full`	レーン8のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
7	`lane7_rx_eb_full`	レーン7のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
6	`lane6_rx_eb_full`	レーン6のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
5	`lane5_rx_eb_full`	レーン5のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
4	`lane4_rx_eb_full`	レーン4のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
3	`lane3_rx_eb_full`	レーン3のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
2	`lane2_rx_eb_full`	レーン2のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
1	`lane1_rx_eb_full`	レーン1のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0
0	`lane0_rx_eb_full`	レーン0のRXElasticバッファー・フル・ステータス・フラグ	ROV	0x0

表 77. rx_status7デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x9C
ビット	名称	説明	属性	リセット
31:16	予約済み	予約済み	RV	0x0
15	`lane15_rx_polarity`	レーン15のRX極性反転ステータスフラグ	ROV	0x0
14	`lane14_rx_polarity`	レーン14のRX極性反転ステータスフラグ	ROV	0x0
13	`lane13_rx_polarity`	レーン13のRX極性反転ステータスフラグ	ROV	0x0
12	`lane12_rx_polarity`	レーン12のRX極性反転ステータスフラグ	ROV	0x0
11	`lane11_rx_polarity`	レーン11のRX極性反転ステータスフラグ	ROV	0x0
10	`lane10_rx_polarity`	レーン10のRX極性反転ステータスフラグ	ROV	0x0
9	`lane9_rx_polarity`	レーン9のRX極性反転ステータスフラグ	ROV	0x0
8	`lane8_rx_polarity`	レーン8のRX極性反転ステータスフラグ	ROV	0x0
7	`lane7_rx_polarity`	レーン7のRX極性反転ステータスフラグ	ROV	0x0
6	`lane6_rx_polarity`	レーン6のRX極性反転ステータスフラグ	ROV	0x0
5	`lane5_rx_polarity`	レーン5のRX極性反転ステータスフラグ	ROV	0x0
4	`lane4_rx_polarity`	レーン4のRX極性反転ステータスフラグ	ROV	0x0
3	`lane3_rx_polarity`	レーン3のRX極性反転ステータスフラグ	ROV	0x0
2	`lane2_rx_polarity`	レーン2のRX極性反転ステータスフラグ	ROV	0x0
1	`lane1_rx_polarity`	レーン1のRX極性反転ステータスフラグ	ROV	0x0
0	`lane0_rx_polarity`	レーン0のRX極性反転ステータスフラグ	ROV	0x0

表 78. rx_converter_param1コンバーター・パラメーターごとのリンクおよびトランスポート・コントロール・コンフィグレーション。
オフセット：0xC0

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	リセット
31:30	CS	コンバーター・サンプルあたりの制御ビット数。 1ベースの値。たとえば、0 = 0ビット、1=1ビットです。	RO	コンパイル時間に固有です。
29	HD	高集積 FPGA	RO	コンパイル時間に固有です。
28:24	N	コンバーター・サンプルあたりのデータビット数。 0ベースの値。たとえば、0 = 0ビット、1=2ビットです。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。
23:16	M	デバイスあたりのコンバーターの数。 0ベースの値。たとえば、0 = 1コンバーター、1=2コンバーター。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。
15:8	F	レーンごとのフレームごとのオクテットの数。 0ベースの値。たとえば、0 = 1オクテット、1=2オクテットです。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。
7:4	予約済み	予約済み	RV	0x0
3:0	L	リンクあたりのレーン数。 0ベースの値。たとえば、0 = 1レーン、1=2レーン。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。

表 79. rx_converter_param2コンバーター・パラメーターごとのリンクおよびトランスポート・コントロール・コンフィグレーション。
オフセット：0xC4

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	リセット
31:24	E	拡張マルチブロック内のマルチブロックの数。 0ベースの値。たとえば、0 = 1マルチブロックは拡張マルチブロックを形成し、1=2マルチブロックは拡張マルチブロックを形成します。（256 Mod F）= 1の場合、Eは1より大きくなければなりません（レジスター値は0より大きくなければなりません）。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。
23:21	予約済み	予約済み	RV	0x0
20:16	CF	リンクごとのフレームクロックごとの制御ワードの数。 1ベースの値。たとえば、0 = 0ワード、1=1ワードです。	RO	コンパイル時間に固有です。
15:13	予約済み	予約済み	RO	0x0
12:8	S	コンバーターのフレームサイクルあたりのサンプル数。 0ベースの値。たとえば、0 = 1サンプル、1=2サンプル。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。
7:5	`subclass_ver`	デバイス・サブクラス・バージョン b000 2019.09.0 b001 2019.09.1	RO	コンパイル時間に固有です。
4:0	NP	コンバーター・サンプルあたりのデータビット+制御ビット+テールビットの数。 0ベースの値。たとえば、0 = 1ビット、1=2ビットです。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスターフィールドは`d7になります。	RO	コンパイル時間に固有です。

言語の選択

Intel.com サーチを使用

クイックリンク

最近の検索

高度検索

検索のみ

F-Tile JESD204C インテル® FPGA IPユーザーガイド

8.2. レシーバ・レジスター

レジスターマップと定義