F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 21.4
IPバージョン 1.0.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このユーザーガイドは、機能、アーキテクチャの説明、インスタンス化する手順、および インテル® Agilex™ デバイスを使用して FタイルJESD204C Intel® FPGA IPをデザインするためのガイドラインを提供します。

対象とする読者

このドキュメントの対象は次のとおりです。

  • システムレベルのデザイン・プランニング・フェーズでIPを選択するデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェアデザイン者
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に、JESDプロトコルに関連するその他の参照ドキュメントを示します。
表 1.  関連文書
参照 説明
FタイルJESD204C Intel® FPGA IP デザイン例ユーザーガイド インテル® Agilex™ デバイスを使用したFタイルJESD204Cデザイン例 をインスタンス化する方法に関する情報を提供します 。
FタイルJESD204C Intel® FPGA IP リリースノート に対して行われた変更を一覧表示します。FタイルJESD204C 特定のリリースで。
インテル® Agilex™ デバイスデータシート

このドキュメントでは、 インテル® Agilex™ デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびタイミングについて説明します。

頭字語と用語集

表 2.  頭字語リスト
頭字語 拡張
LEMC ローカル拡張マルチブロッククロック
8G FC フレーム・クロック・レート
ADC A/Dコンバーター
DAC デジタル-アナログ・コンバーター
DSP C32025DSPプロセッサー
TX トランスミッター
RX レシーバー
DLL データリンク層
-MMのCSR コントロール・レジスターおよびステータスレジスターです。
CRU クロック・インターフェイスとリセット・インターフェイス
ISR 割り込みサービスルーチン
FIFO 先入れ先出し
SERDES シリアライザー／デシリアライザー
ECC 誤り訂正コードのサポート
FEC Forward Error Correction (順方向誤り訂正)
SERR 単一エラー検出（ECC、訂正可能）
DERR ダブルエラー検出（ECC、致命的）
PRBS 8 疑似ランダムバイナリシーケンス
MAC メディアアクセスコントローラ。 MACには、プロトコルサブレイヤー、トランスポートレイヤー、およびデータリンクレイヤーが含まれます。
NPDME ネイティブPHYデバッグ・マスター・エンドポイント
PHY 物理層。 PHYには通常、物理層、SERDES、ドライバー、レシーバー、CDRが含まれます。
PCS 物理コーディングサブレイヤー
PMA Physical Medium Attachment
RBD 出力バッファー遅延
UI 単位間隔=シリアルビットの期間
RBD Count RXバッファー遅延最新レーン到着
RBDオフセット RXバッファ遅延リリースの機会
SH 同期ヘッダー
SRC ソフト・リセット・シーケンサー
TL トランスポート層
表 3.  用語集リスト
用語 説明
コンバーター・デバイス ADCまたはDACコンバーター
ロジックデバイス FPGAまたはASIC
オクテット 64/66エンコーダーへの入力およびデコーダーからの出力として機能する8ビットのグループ
ニブル JESD204C仕様の基本動作単位である4ビットのセット
ブロック 64/66エンコーディングスキームによって生成された66ビットシンボル
レーンレート

シリアルリンクの実効データレート

レーンラインレート=（Mx Sx N'x 66/64 x FC）/ L
リンククロック

リンククロック=レーンラインレート/66。
フレーム フレームアラインメント信号を参照することにより、各オクテットの位置を特定できる連続したオクテットのセット。
フレームクロック フレームのレートで動作するシステムクロック。1倍または2倍のリンククロックである必要があります。
フレームクロックあたりのサンプル

クロックあたりのサンプル、コンバーター・デバイスのフレームクロックの合計サンプル。
LEMC レーン間および外部参照への拡張マルチブロックの境界を調整するために使用される内部クロック（SYSREF またはSubclass 1）。
Subclass 0 確定的レイテンシーはサポートされていません。データは、受信機のレーン間デスキュー時にすぐにリリースする必要があります。
Subclass 1 SYSREFを使用する確定的レイテンシー
マルチポイント・リンク 2つ以上のコンバーター・デバイスとのデバイス間リンク。
64B/66Bエンコーダー 64ビットデータを66ビットにマップしてブロックを形成するラインコード。基本レベルのデータ構造は、2ビットの同期ヘッダーで始まるブロックです。
FEC 順方向誤り訂正
表 4.  記号
用語 説明
L コンバーター・デバイスあたりのレーン数
M デバイスあたりの PLL 数
F 1つのレーンのフレームあたりのオクテット数
S フレームサイクルごとに単一のコンバーターごとに送信されるサンプルの数
N コンバーターの解像度
N' ユーザーデータ形式のサンプルあたりの合計ビット数
CS CSは、変換サンプルあたりの制御ビット数です。
CF リンクごとのフレームクロック周期ごとの制御ワードの数
HD 高密度ユーザーデータ形式
E 拡張マルチブロック内のマルチブロックの数
レベル 2 の表題

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