F-Tile JESD204C インテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 691272
日付 4/26/2022
Public
ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

2.4. パフォーマンスとリソース使用率

表 8.   Intel® FPGA IP性能
デバイスファミリー トランシーバー・スピードグレード トランシーバー・スピードグレード 最大データ・レート (Gbps)
インテル® Agilex™ （Fタイル） 1 -1 32
2 -1 28.8948
-2 28.8948
-3 24.33024
3 -3 17.4

次の表に、FタイルJESD204C IPの推定リソース使用率データを示します。これらの結果は、 インテル® Agilex™ AGIA027R29A1E2VR0デバイスを対象とする インテル® Quartus® Primeソフトウェアを使用して取得されます。

リソース使用率のバリエーションは、次のパラメーター設定でコンフィグレーションされます。

表 9.  リソース使用率データを取得するためのパラメーター設定
パラメーター 設定
JESD204C Wrapper ベースとPHYの両方
JESD204C Subclass 1
Data Rate 17.4 Gbps
Bonding Mode 非結合
Reference Clock Frequency 25 MHz
Enable Scrambler (SCR) オン
Enable Error Code Correction (ECC_EN) オフ
表 10.  IPコアのIPリソース使用率 ( インテル® Agilex™ デバイス)
製品タイプ L M F FCLK_MULP WIDTH_MULP ALM ALUT数 ロジックレジスター M20K
TX 4 8 6 1 4 2709.2 3144 4199 8
4 8 6 2 2 3230.1 3527 5096 8
4 8 4 1 2 2524.8 2938 3824 8
4 8 4 2 1 3336.6 3700 5374 8
2 8 6 1 4 1566.6 1787 2372 4
2 8 6 2 2 1876.8 2023 2856 4
8 8 3 1 8 5327.4 6116 8667 16
8 8 3 2 4 6539.9 7062 10609 16
3 8 4 1 2 1957.2 2253 2970 6
3 8 4 2 1 2316.7 2558 3590 6
16 4 8 1 1 8858.5 10159 13857 32
16 4 8 2 1 9301.0 10559 14777 32
RX 2 8 12 1 2 2211.1 2793 2956 12
2 8 12 2 1 2178.9 2735 2859 12
1 2 8 1 1 1091.9 1375 1328 5
1 2 8 2 1 1097.5 1379 1332 5
1 4 24 1 1 1222.8 1517 1643 6
1 4 24 2 1 1223.6 1515 1644 6
8 1 1 1 8 6117.3 7617 6899 30
8 1 1 2 4 6086.5 7681 7185 30
3 2 4 1 2 2577.5 3249 3047 12
3 2 4 2 1 2680.4 3444 3336 15
16 4 8 1 1 11363.0 14200 12802 51
16 4 8 2 1 11445.9 14213 12823 51
レベル 2 の表題