1

入力

1

入力

1

入力

この信号は txlink_clkに同期しています。頻度は等しいか2倍 txlink_clk、フレームクロック周波数マルチプライヤパラメーターに選択されたオプションに基づきます。 txlink_clkと同じPLLから生成。

1

入力

1

入力

入力

1

入力

MACLLおよびTLのアクティブLow非同期リセット信号。

アサーションは、MACおよびPHYへのリセット・シーケンスをトリガーしますリセットシーケンスの完了は、tx_rst_ack_nのアサーションによって示されます。

デアサートは、リセットされていないシーケンスをトリガーします。リセットが完了していないことは、tx_rst_ack_nのアサート解除によって示されます。

tx_avs_rst_n アサートされる場合は、このリセット信号をアサートする必要があります。

入力

この信号は、tx_avs_clkに同期してディアサートされます。

j204c_tx_rst_nの状態の確認インジケーター 。

アクティブHigh信号。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

インテル この信号をtx_avs_rst_nに結び付けることをお勧めします 。

L

出力

L

出力

1

入力

この信号はreconfig_xcvr_clkに同期しています。

1

入力

この信号はreconfig_xcvr_clkに同期しています。

log2 + +18

入力

各トランシーバー・レーンのアドレスは18ビット幅です。上のビットはレーン選択です。

この信号は、 i_reconfig_clk クロックに同期しています。

32

出力

この信号はreconfig_xcvr_clkに同期しています。

32

出力

この信号はreconfig_xcvr_clkに同期しています。

1

出力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

バイトイネーブル信号。 byteenable [3：0]が4'b1111の場合、32ビットのDwordを使用します。それ以外の場合は、バイトアクセスを使用します。

この信号は、i_reconfig_clkに同期しています。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべてのメモリーマップト信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用する必要があります。 Avalon® メモリー・マッピング・バスはチップセレクトをサポートしない場合、インテルはこのポートを1に接続することをお勧めします。

10

入力

メモリー・マップト・スレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。たとえば、address = 0はスレーブレジスターの最初の4バイトを選択し、address=4はスレーブ・レジスター・スペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。この信号の幅と j204c_tx_avs_readdata [31：0] 両方の信号が存在する場合、信号は同じである必要があります。

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、 j204c_tx_avs_readdata [31：0] 使用中の信号。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_tx_avs_writedata[31:0]信号を使用する必要があります。

32

出力

読み出し転送に応答して、 Avalon® メモリー・マップト・スレーブからマスターに駆動される32ビットデータ。

1

出力

この信号は、 Avalon® メモリー・マッピング・スレーブは、読み出しまたは書き込み要求に応答できないことを示します。FタイルJESD204C Intel® FPGA IP この信号を0に結び付けて、アクセスサイクルのデータを返します。

M * S * N * WIDTH_MULP

入力

最小データ幅=M* S*N。この信号はtxframe_clkに同期しています。TLによって処理されるコンバーター・サンプルを示します。

この信号は、txlink_clkクロックレートでの64ビットユーザーデータ（レーンあたり）を示します。ここで、8オクテットはレーンあたり64ビットデータ幅にパックされます。データ形式はビッグ・エンディアンです。

L=1およびM*S * N * WIDTH_MULP = 64の場合、最初のオクテットはビット[63:56]にあり、その後にビット[55:48]が続き、最後のオクテットはビット[7：0]です。複数のレーンがインスタンス化される場合、レーン0のデータは常に上位64ビットに配置されます。データレーンLのデータはビット[63：0]にあり、レーンLの最初のオクテット位置はビット[63:56]にあります。

入力

CSパラメーターの一部として挿入される制御ビット。

この信号はtxframe_clkに同期しています 。

1

入力

アプリケーション層からのデータが有効か無効かを示します。 Avalon® TXコアのストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_tx_avst_ready 信号がアサートされます。

• 0—データが無効です。
• 1—データが有効です。

この信号はtxframe_clkに同期しています。

1

出力

TXコアの Avalon® のストリーミング・シンク・インターフェイスがデータを受け入れる準備ができていることを示します。 Avalon® のストリーミング・シンク・インターフェイスは、USER_DATAフェーイズのJESD204Cトランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

この信号はtxframe_clkに同期しています 。

L*6

L*18

入力

この信号はtxlink_clkと同期しています。

CRC-12が有効になっている場合、幅はL*6です。スタンドアロン・コマンド・チャネルの場合、幅はL*18です。

1

入力

アプリケーション層からのコマンドが有効か無効かを示します。 Avalon® TXコアのストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_tx_cmd_ready 信号がアサートされる場合データがすべてのサイクルで常に有効であると想定しています。

• 0-データが無効である
• 1-データが有効である

この信号はtxlink_clkに同期しています。

1

出力

TXコアの Avalon® のストリーミング・シンク・インターフェイスがコマンドを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATAフェーイズのJESD204Cリンク/トランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

この信号はtxlink_clkに同期しています。

1

入力

JESD204CSubclass 1実装のSYSREF信号。

Subclass 0モードの場合、この信号を0にタイオフします。

4

出力

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用できます。

この信号はtx_avs_clkに同期しています 。

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

8

出力

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

5

出力

フレームサイクルごとのコンバーターごとのサンプル数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

1

出力

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

5

出力

リンクごとのフレームクロック周期ごとの制御ワード数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

この信号はtx_avs_clkに同期しています 。

出力

LEMC周期

この信号はtx_avs_clkに同期しています 。

1

出力

非同期信号。

FタイルJESD204C Intel® FPGA IPの割り込みピン。

エラーまたは同期要求が検出されると、割り込みがアサートされます。tx_err_enableレジスターを設定して、割り込みをトリガーできるエラーのタイプを設定します。

出力

TXギアボックスの前に66ビット幅のデータとして出力し、2ブロックループバック機能のためにRXコア（同じ信号名）に接続します。

L>0の場合、このバスのLSBはレーン0にマップされます。MSBはレーンL–1にマップされます。

TX2RXループバックモードがイネーブルされる場合、入力およびRXギアボックス出力との多重化。これは、TX2RXループバック機能のデュプレックスセットアップ（同じ信号名）でTXIPに接続されます。L>0の場合、このバスのMSBはLane0にマップされます。LSBはレーンL-1にマップされます。

この信号はtxlink_clkに同期しています。

この出力は、66/64ギアボックスが使用可能な場合に有効です。

この信号はtxphy_clk また sysclkに同期しています。

TXギアボックスの後に64ビット幅のデータとして出力します。この信号は、Tx2Rxループバック機能のためにRX IP（同じ信号名）に接続されます。

L>0の場合、このバスのMSBはレーン0にマップされます。LSBはレーンL-1にマップされます。

j204c_tx2rx_lbdata_gbが有効であることを示すためにアサートします。LSBはレーン0にマップされ、MSBはレーンL-1にマップされます。

この信号は txphy_clk また sysclkに同期しています。