F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

2.3. Intel® FPGA IPの機能

FタイルJESD204C Intel® FPGA IPは、高速ポイント・ツー・ポイントのシリアル・インターフェイス知的財産（IP）です。FタイルJESD204C Intel® FPGA IPは、インテルからの最新のIPであり、 FタイルJESD204C プロトコルをサポートします 。このIPは下位互換性がなく、JESD204Bプロトコルをサポートしていません。既存のJESD204B Intel® FPGA IPを使用するJESD204Bプロトコルをサポートすることができます 。

表 7.   FタイルJESD204C Intel® FPGA IPに関する簡単な情報

機能

説明

プロトコル機能
  • Joint Electron Device Engineering Council (JEDEC) FタイルJESD204C standard 2017
  • デバイスサブクラス：
    • Subclass 0-確定的なレイテンシーはありません
    • Subclass 1-決定論的レイテンシーををサポートするためのSYSREF信号を使用します。

コアの特長
  • 最大32Gbpsのデータレート インテル® Agilex™ （Fタイル）デバイス
  • 単一または複数のレーン（リンクごとに最大16レーン）
  • E = 1〜32に基づくローカル拡張マルチブロッククロック（LEMC）カウンタ
  • フレームあたりF=1〜256オクテットをサポート
  • シリアルレーンの調整と監視
  • レーン同期
  • マルチデバイス同期をサポートするモジュラーデザイン
  • MACとPHYのパーティショニング
  • 確定的レイテンシーのサポート
  • 割り込みとエラー処理のサポート
  • カスケード接続されたPLLクロック
  • 64 66（エンコーダ）
  • スクランブルとデスクランブル
  • Avalon® ストリーミング・インターフェイス 送信および受信データパス用
  • Avalon® メモリーマップド・インターフェイス 制御およびステータスレジスター（CSR）用
  • シミュレーションテストベンチの動的生成
  • 結合および非結合TXPMAモード
  • ECCM20KDCFIFOのオプションのサポート
  • 組み込みのネイティブPHYデバッグマスターエンドポイント（NPDME）を使用したPMA用トランシーバーツールキットのサポート
  • 同期ヘッダーコンフィグレーションのオプション
    • CRC-12
    • スタンドアロン・コマンド・チャネル
制限 RS-FECサポート

一般的なアプリケーション
  • 無線通信機器
  • 放送機器
  • 軍装備品
  • 医療機器
  • テストおよび計測：

デバイスファミリーのサポート
  • Fタイルデバイス

デザインフロー・ツール
  • デザインの作成とコンパイルのための インテル® Quartus® Primeプロ・エディションソフトウェアのプラットフォーム・デザイナーパラメーター・エディター

  • タイミング分析用の インテル® Quartus® Primeソフトウェアのタイミング・アナライザー

  • デザイン・シミュレーションまたは合成のための Questa* 、 ModelSim* - Intel® FPGA Starter Edition、 と VCS* / VCS* MX シミュレーター・ソフトウェア
レベル 2 の表題