F-Tile JESD204C インテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 691272
日付 4/26/2022
Public
ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

2.2. デバイスファミリーのサポート

表 6.   インテル デバイスファミリーのサポート
デバイスファミリー サポート・レベル
インテル® Agilex™ （Fタイル） 暫定的
以下に、インテルIP IPのデバイスサポートのレベルの定義を一覧表示します。
  • Advance support - IPは、このデバイスファミリー用のシミュレーションとコンパイルに使用できます。タイミングモデルには、初期のレイアウト後の情報に基づいた、遅延についての初期の技術的評価が含まれています。シリコンテストにより実際のシリコンとタイミングモデル間の相関が改善されるため、タイミングモデルは変更される可能性があります。このIPは、システム・アーキテクチャーとリソース使用率の調査、シミュレーション、ピン配置、システム・レイテンシー評価、基本的なタイミング評価 (パイプライン・バジェット)、およびI/O転送ストラテジー (データパス幅、バースト深度、I/O規格のトレードオフ) に使用できます。
  • Preliminary support - IPは、このデバイスファミリー用の暫定的なタイミングモデルで検証されます。IPはすべての機能要件を満たしていますが、デバイスファミリーのタイミング解析は実施中である場合があります。量産デザインでの使用には注意が必要です。
  • Final support - IPは、このデバイスファミリー用の最終的なタイミングモデルで検証されます。IPは、デバイスファミリーのすべての機能要件とタイミング要件を満たしており、量産デザインで使用できます。
レベル 2 の表題