インテルのみ表示可能 — GUID: dsu1444171342692
Ixiasoft
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター
4.3.2. アルテラ定義のVendor Specific Header レジスター
4.3.3. Altera Marker レジスター
4.3.4. CvP Status レジスター
4.3.5. CvPモード・コントロール・レジスタ
4.3.6. CvP Data レジスター
4.3.7. CvP Programming Control レジスター
4.3.8. Uncorrectable Internal Error Status Register
4.3.9. Uncorrectable Internal Error Mask Register
4.3.10. Correctable Internal Error Status Register
4.3.11. Correctable Internal Error Mask Register
インテルのみ表示可能 — GUID: dsu1444171342692
Ixiasoft
6.4. PRデザインのクロックおよびグローバル信号のアサインメント
PRでは、PRパーティションに必要なグローバル・クロック・リソースをアサインする必要があります。クロック・リソースはQuartus Prime Assignment Editorでグローバル信号アサインメントを作成するか、あるいは設定したいグローバル信号をドライブするクロック・コントロール・ブロックをデザインに追加することでアサインすることができます。
PR領域へのグローバル信号の個数は33に制限されていますが、これにはPR領域内で使用されるGCLK、RCLK、およびPCLKが含まれます。グローバル信号へのQSFアサインメントはデザインのクロック要件に基づき、プロジェクトのQuartus Settings File(.qsf)に作成します。PR領域外に複数のクロックが存在するデザインにおいては、PR領域の境界を(RCLKやPCLKといった)グローバル・クロックの境界にアラインすると有益であることがあります。
PCLK、RCLK、GCLK、およびACLRなどのグローバル信号を使用するPR領域の各インスタンスは、それらの入力にグローバル信号を使用する必要があります。