Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

4.3.8. Uncorrectable Internal Error Status Register

このレジスターは修正不可能な内部でチェックされたエラーのステータスをレポートします。Uncorrectable Internal Error Mask レジスターによって特定のエラーがイネーブルされると、そのエラーはPCI Express Base Specification 3.0 で定義されているUncorrectable Internal Errors (修正不可能な内部エラー) として処理されます。このレジスターはデバッグ専用です。このレジスターはカスタムロジックをドライブするためではなく、ビヘイビアーを観察するために使用します。

表 14.  Uncorrectable Internal Error Status Register (バイトオフセット：0x234)
ビット リセット値 アクセス 説明
[31:12] 0x00 RO 予約済み
[11] 1'b0 RW1CS 値1 は、ポステッドリクエストやCompletion セグメント内のRX バッファー・オーバーフロー状態を示します。
[10] 1'b0 RW1CS 値1 は、R2CSEB インターフェイスでパリティーエラーが検出されたことを示します。
[9] 1'b0 RW1CS 値1 は、Configuration Space からTX へのバス・インターフェイスでパリティーエラーが検出されたことを示します。
[8] 1'b0 RW1CS 値1 は、TX からConfiguration Space へのバス・インターフェイスでパリティーエラーが検出されたことを示します。
[7] 1'b0 RW1CS 値1 は、TX TLP でパリティーエラーが検出され、TLP が送信されないことを示します。
[6] 1'b0 RW1CS 値1 は、Application Layer が修正不可能な内部エラーを検出したことを示します。
[5] 1'b0 RW1CS 値1 は、修正不可能としてレポートされるコンフィグレーション・エラーがCvP モードで検出されたことを示します。CVP_MODE でCVP_CONFIG_ERROR がアサートされるたびにCVP_CONFIG_ERROR_LATCHED ビットが設定されます。
[4] 1'b0 RW1CS 値1 は、TX Data Link Layer によってパリティーエラーが検出されたことを示します。
[3] 1'b0 RW1CS 値1 は、RX からConfiguration Space へのバス・インターフェイスでパリティーエラーが検出されたことを示します。
[2] 1'b0 RW1CS 値1 は、RX バッファーへの入力でパリティーエラーが検出されたことを示します。
[1] 1'b0 RW1CS 値1 は、リトライバッファーの修正不可能なECC エラーを示します。
[0] 1'b0 RW1CS 値1 は、RX バッファーの修正不可能なECC エラーを示します。
レベル 2 の表題