Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
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1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

1.4. CvPの初期化

このスキームは、システムの電源投入時にPCIeリンクを介してFPGAのコアをコンフィギュレーションします。初期化とは、電源投入後にFPGA内にロードされる最初のファブリック・コンフィギュレーション・イメージのことを指します。
注: リビジョン・デザイン・フローを持つCvPの初期化は、Arria 10デバイスではサポートされていません。

イメージのコンフィギュレーション

CvPでは、デザインをコア・イメージとペリフェラル・イメージの2つのイメージにパーティションします。

Quartus Primeソフトウェアを使用して以下のイメージを生成します。
  • ペリフェラル・イメージ（*.periph.jic）— PCI Express IPコアといったハードIPに実装される汎用I/O（GPIO）、I/Oレジスタ、およびGCLK、QCLK、RCLKのクロック・ネットワーク、ロジックを含みます。このようなコンポーネントはI/Oペリフェラル・レジスタ・ビットにより制御されるため、ペリフェラル・イメージに含まれます。全ペリフェラル・イメージはスタティックで再コンフィギュレーションすることはできません。
  • コア・イメージ（*.core.rbf）— コンフィギュレーションRAM（CRAM）によってプログラムされるロジックを含みます。 このイメージには、LAB、DSP、およびエンベデッド・メモリが含まれます。コア・イメージは再コンフィギュレーション可能な単一の領域、もしくはスタティックかつ再コンフィギュレーションが可能な領域で構成されています。
    • 再コンフィギュレーション可能な領域 — この領域は、PCIeリンクがアップしており完全に列挙されている間、ユーザー・モードでプログラムすることが可能です。これには、CRAMによって制御されるFPGAコア・イメージ内のDSPブロック、エンベデッドRAMブロック、LABといったリソースのみが含まれます。この領域には、ペリフェラル・イメージ内に含まれるGPIO、トランシーバ、PLL、I/Oブロック、PCI Express IPコア用Hard IPをはじめとするコンポーネントを含めることはできません。
    • スタティック領域 — この領域は編集不可能です。

ペリフェラル・イメージは外部コンフィギュレーション・デバイスに格納され、従来のコンフィギュレーション・スキームを介してFPGAにロードされます。コア・イメージはPCIeホストによってアクセス可能なメモリに格納され、PCIeリンクを介してFPGAにロードされます。

ペリフェラル・イメージのコンフィギュレーション完了後、CONF_DONE信号がHighとなり、FPGAによるPCIeリンク・トレーニングの開始が可能となります。PCIeリンク・トレーニングが完了すると、PCIeリンクはL0ステートに遷移します。PCIeホストはその後、PCIeリンクを介してコア・イメージ・コンフィギュレーションを開始します。

コア・イメージ・コンフィギュレーション完了後、CvP_CONFDONEピンがHighとなり、FPGAが完全にコンフィギュレーションされたことを示します。

FPGAが完全にコンフィギュレーションされると、FPGAはユーザー・モードとなります。INIT_DONE信号がイネーブルされている場合、初期化完了後INIT_DONE信号はHighとなりFPGAはユーザー・モードとなります。

ユーザー・モードでは、通常のPCIeアプリケーションに対してPCIeリンクが使用可能です。PCIeリンクはまた、コア・イメージの変更にも使用可能です。コア・イメージを変更するには、ペリフェラル・イメージと同じ接続を持つFPGAコア・イメージをQuartus Primeソフトウェアで複数作成します。

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