Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

4.3.5. CvPモード・コントロール・レジスタ

表 11.  CvPモード・コントロール・レジスタ（バイト・オフセット：0x220）
ビット 名称 リセット値 アクセス 説明
[31:16] — 0x0000 RO 予約
[15:8] CVP_NUMCLKS 0x00 RW

それぞれのCvPデータ・ライトに送信するクロック数です

コンフィギュレーション・イメージに応じて以下のいずれかの値でこの領域を設定します。

  • 非圧縮で暗号化されていないイメージの場合0x01
  • 非圧縮で暗号化されたイメージの場合0x04
  • すべての圧縮されたイメージの場合0x08
[7:3] — 0x0 RO 予約
[2] CVP_FULLCONFIG 1'b0 RW 値1は、コントロール・ブロックがPCI ExpressハードIPを含むFPGA全体をリコンフィギュレーションし、PCIeリンクを停止するリクエストを示します。
[1] HIP_CLK_SEL 1'b0 RW USER_MODE = 1でPLD_CORE_READY = 1の際、PMAとファブリック・クロック間で選択します。以下のエンコーディングが定義されています。
  • 1：CVP_MODEに必須のPMAからの内部クロックを選択する
  • 0：ソフト・ロジック・ファブリックからのクロックを選択する。この設定は、正しいクロックに接続するコンフィギュレーション・ファイルを使用しファブリックをUSER_MODEでコンフィギュレーションする場合にのみ使用すべきです。
CvP実行中にクロックの切り替えが存在しないことを確認するには、PCI ExpressハードIPが10 µs間アイドル状態のときにのみこの値を変更し、変更後、実行を再開する前に10 µs間待機すべきです。
[0] CVP_MODE 1'b0 RW PCI ExpressハードIPがCVP_MODEであるかNormalモードであるかを制御します。以下のエンコーディングが定義されています。
  • 1：CVP_MODEはアクティブです。FPGAコントロール・ブロックがアクティブとなるよう信号を送信し、すべてのTLPはコンフィギュレーション・スペースへ接続されます。CVP_MODEはCVP_EN = 0の場合イネーブル不可能です。
  • 0：IPコアはNormalモードで、TLPはFPGAファブリックへ接続されます。
レベル 2 の表題