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5.1. FPGA を構成し、JTAG によって HPS デバッグ アクセス ポートにアクセスします。
- JTAG アクセスは依存しない SW1 設定とシステム イメージ。
- USB ケーブルを CN1 また インテル® FPGAダウンロード・ケーブル に J19.
- 開ける インテル® Quartus® Prime プログラマー、システム コンソールから構成まで インテル® Agilex™ FPGA SDM、システム インテル® MAX® 10 および PCIe JTAG ノード。
- 開ける Arm* 開発スタジオ 5* (DS-5*) インテル 同じ JTAG インターフェイスを介して HPS Debug Access Port (DAP) に接続して通信するための SoC FPGA Edition。
注: デフォルトでは、HPS および FPGA SDM JTAG ノードは内部でチェーン化されています。 SW3.1 両方のノードを同時にバイパスまたは有効にします。 OOBE の Mictor 38 ピン ヘッダーは、HPS DAP 機能にアクセスできません。
構成証明および/またはブラック キー プロビジョニング (BKP) が インテル® Agilex™ 更新された SDM ファームウェアを使用する必要があります。 TCK ガイドライン (JTAG クロック)。
- に付属の SDM ファームウェアに更新する必要があります。 インテル® Quartus® Primeプロ・エディション バージョン 21.3 以降。
- のために TCK ピン、あなたは残す必要があります TCK ピンを接続しないか、 TCK ピンを 10 kΩ プルアップ抵抗を使用して VCCIO_SDM 電源に接続します。
注: の既存のガイダンス インテル® Agilex™ デバイス ファミリのピン接続ガイドライン 接続する TCK ノイズ抑制用に 1 kΩ のプルダウン抵抗が含まれています。 10 kΩ プルアップ抵抗へのガイダンスの変更は、デバイスの機能に影響を与えるとは予想されません。ピン接続についての詳細は、 Pin Connection Guidelinesを参照してください。