A.6. 通信インターフェース
PCIe スロット
PCIe ルート ポートは PCIe Gen4 x16 ポートです。 インテル® Agilex™ F シリーズ FPGA の P タイル。このポートは、PCIe Gen4 マザーボードの要件を満たすようにデザインされています。システム インテル® MAX® 10 開発キットのボード管理コントローラー (BMC) として機能します。両方の PCIe ルート ポートの電源投入リセットを管理します (PCIE_RC_PERSTn) および PCIe エンドポイント (PCIE_EP_PERSTn）。 FPGA ユーザー モードでは、PCIe ルート コンプレックス デザインは PCIe リンク リセットを開始できます。 FPGA_GPIO[0] 信号。
| 回路図の信号名 | 説明 |
|---|---|
| PCIE_EP_PERSTn | PCIe エンドポイントのリセット |
| PCIE_RC_WAKEn | PCIe ウェイクアップ |
| PCIE_RC_REFCLKp/n | PLLのリファレンス・クロック |
| PCIE_RC_PRSNTn | PCIe あり |
| I2C_PCIE_SCL/SDA | HPS I2Cバス |
| PCIE_RC_JTAG_TCK/TMS/TDO/TDI/TRSTn | PCIe JTAG バス |
| o_rsfec_reconfig_readdata[n0:15] | トランシーバーTX |
| o_rsfec_reconfig_readdata[n0:15] | トランシーバーRX |
QSFP28
QSFP28 ポート ファンアウト インテル® Agilex™ F シリーズ FPGA E タイル。 4 つのチャネルはすべて、最大 30G NRZ および 30G PAM4 で実行できます。そのうちの 2 つは、最大 58G PAM4 で実行できます。このポートは、2x56G、4x10G、および 4x25G アプリケーション ケースをサポートします。
| 回路信号名 | 詳細 |
|---|---|
| QSFP_MODPRSn | モジュール検知インジケーター |
| QSFP_RESETn | モジュールのリセット |
| QSFP_MODSELn | モード選択 |
| QSFP_INITMODE | 初期モード |
| QSFP_INTn | 割り込み |
| QSFP_I2C_SCL | I2Cクロック |
| QSFP_I2C_SDA | I2Cマスター |
| o_rsfec_reconfig_readdata[n0:3] | トランシーバーTX |
| o_rsfec_reconfig_readdata[n0:3] | トランシーバーRX |
QSFPDD
QSFPDD ポート ファンアウト インテル® Agilex™ F シリーズ E タイル。 8 つのチャネルすべてで、最大 30G NRZ および 30G PAM4 を実行できます。そのうちの 4 つは、最大 58G PAM4 で実行できます。このポートは、2x56G、4x10G、4x25G、および 8x25G のアプリケーション ケースに適しています。
| 回路信号名 | 詳細 |
|---|---|
| QSFPDD_MODPRSn | モジュール検知インジケーター |
| QSFPDD_RESETn | モジュールのリセット |
| QSFPDD_MODSELn | モード選択 |
| QSFPDD_INITMODE | 初期モード |
| QSFPDD_INTn | 割り込み |
| QSFPDD_I2C_SCL | I2Cクロック |
| QSFPDD_I2C_SDA | I2Cマスター |
| o_rsfec_reconfig_readdata[n0:7] | トランシーバーTX |
| o_rsfec_reconfig_readdata[n0:7] | トランシーバーRX |
MXP
MXP ポート ファンアウト インテル® Agilex™ F シリーズ FPGA E タイル。 4 つのチャネルはすべて、最大 30G NRZ および 30G PAM4 で実行できます。そのうちの 2 つは、最大 58G PAM4 で実行できます。このポートは、1x10G/1x25G/1x56G/2x56G/4x10G/4x25G ケースの SMA から機器、バックプレーン、さまざまなホスト準拠ボードをサポートします。
| 回路信号名 | 詳細 |
|---|---|
| o_rsfec_reconfig_readdata[n0:3] | トランシーバーTX |
| o_rsfec_reconfig_readdata[n0:3] | トランシーバーRX |
10/100/1000M トリプル スピード イーサネット (TSE)
TSE ポートは、80E1111 PHY と インテル® Agilex™ F シリーズ FPGA LVDS I/O。
| 回路信号名 | 詳細 |
|---|---|
| ETH_RSTn | PHYリセット |
| ETH_INTn | 割り込み |
| ETH_MDC | MDIOクロック |
| ETH_MDIO | MDIOデータ |
| ETH_SGMII_TXp/n | SGMII |
| ETH_SGMII_RXp/n | SGMII |
シリアルバス
SDM I/O (SDM_IO0/12） と インテル® MAX® 10 I/O (SDM_I2C_SCL/SDA) 同じ私を共有する2しゃべるCバス インテル® Agilex™ FPGA コア レギュレータ。デフォルトでは、SDM は SmartVID マスターおよびシステムとして機能します インテル® MAX® 10 このチェーンで Power GUI マスターとして機能します。
システム インテル® MAX® 10 I/O (SYSMAX_I2C_SCL/SDA) 2 番目の I を管理します2すべての I にアクセスする C バス2C スレーブを除く インテル® Agilex™ FPGA コア レギュレータ。スレーブには、電源レギュレータ、温度モニター、電圧モニター、EEPROM、RTC、発振器、および PLL が含まれます。
HPS I/O (HPS_GPIO30/31) は、これら 2 つの I にアクセスできます2オプションの抵抗を作り直すことによるCチェーン。
インテル® Agilex™ FPGA 汎用 I/O (F2M_I2C_SCL/SDA) システムと対話 インテル® MAX® 10 これら2つのIに直接アクセスすることはできません2Cチェーン。
インテル® Agilex™ FPGA は、イーサネット PHY、QSFP28、QSFPDD、SODIMM I も管理します2GPIO による C バスおよび LMK05028 SPI バス。
| 回路図の信号名 | 説明 |
|---|---|
| ENPIRION_I2C_SCL/SDA | エンピリオンⅠ2CヘッダーJ35 |
| SYSMAX_I2C_SCL/SDA | システム インテル® MAX® 10 私2C バスヘッダー J51 |
| クリーナー_SCL/SDA | クロッククリーナー J26 のデバッグヘッダー |
図 21. I2Cシリアル・データ