AN 813: PCI Express* リファレンス・デザインを使用した Arria® 10デバイスの階層的なパーシャル・リコンフィグレーション

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ID 683730
日付 9/24/2018
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ドキュメント目次
ドキュメント目次 x
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション A. リファレンス・デザイン・ファイル
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション x
1.1. リファレンス・デザインの概要 1.2. 使用開始に際して 1.3. リファレンス・デザインのコンポーネント 1.4. リファレンス・デザインのコンパイル 1.5. リファレンス・デザインの検証 1.6. カスタムのペルソナを使用したリファレンス・デザインの拡張 1.7. AN 813: PCI Express* リファレンス・デザインを使用した Arria® 10デバイスの階層的なパーシャル・リコンフィグレーション 改訂履歴
1.1. リファレンス・デザインの概要 x
1.1.1. クロッキング・スキーム 1.1.2. メモリーアドレスのマッピング 1.1.3. フロアプランニング
1.2. 使用開始に際して x
1.2.1. ハードウェアおよびソフトウェア要件 1.2.2. Arria® 10 GX FPGA開発キットのインストール 1.2.3. Linuxドライバーのインストール 1.2.4. リファレンス・デザインの立ち上げ
1.3. リファレンス・デザインのコンポーネント x
1.3.1. BSP Top
1.3.1. BSP Top x
1.3.1.1. PCI Express* IPコア 1.3.1.2. Arria® 10 DDR4外部メモリー・インターフェイスのIPコア 1.3.1.3. デザイントップ
1.3.1.3. デザイントップ x
1.3.1.3.1. グローバル・リセット・ロジック 1.3.1.3.2. PRリージョンラッパー 1.3.1.3.3. 親PRリージョン 1.3.1.3.4. Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコア 1.3.1.3.5. パーシャル・リコンフィグレーション・ロジック
1.5. リファレンス・デザインの検証 x
1.5.1. program_fpga_jtag 1.5.2. fpga-configure example_host_uio
example_host_uio x
1.5.3.1. アプリケーション例のコンパイル 1.5.3.2. アプリケーション例を使用したデザインのプログラミング
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション
A. リファレンス・デザイン・ファイル

A. リファレンス・デザイン・ファイル

表 9.  リファレンス・デザイン・ファイルのリスト
タイプ ファイル/フォルダー 説明
IPファイル

インテル® Arria® 10 外部メモリー・インターフェイスIPコア、 PCI Express* IPコア用の インテル® Arria® 10 ハードIP、devkitピンに向けたIPファイルが含まれます。

インテル® Arria® 10 リコンフィグレーション・コントローラーIPコア、System Description ROM、キャリブレーションI/O、およびすべてのインターフェイス・コンポーネントに向けたIPファイルが含まれます。

フリーズブリッジ、リージョン・コントローラー、およびJTAG SLDエージェントが含まれます。

全ペルソナで共通のレジスター・ファイル・システムに向けたすべてのIPファイルが含まれます。

PRリージョンのシグナルタッピング用のJTAG SLDホストが含まれます。これらのファイルはすべてのペルソナに適用可能です。

PRリージョンのシグナルタッピング用のJTAG SLDエージェントが含まれます。これらのファイルはスタティック・リージョンに適用可能です。

PRペルソナ内のEMIFロジック用のIPファイルが含まれています。
Platform Designerシステムファイル
次の3つのPlatform Designer (Standard)サブシステムが含まれます。
  • bsp_top.qsysはトップレベルのサブシステムです。 PCIe* IPコアと外部メモリー・インターフェイスIPコアが含まれます。
  • design_top.qsysはスタティック・リージョンです。Avalon-MMインターフェイス・ロジック、リセットロジック、およびPRリージョン・コントローラーIPコアを含んでいます。
  • pr_subsystem.qsysは、PRリージョンとの通信・相互作用に必要なすべてのロジックが含まれます。
SystemVerilogデザインファイル

トップレベルのラッパーを含んでいます。また、3つのサブシステムとPRリージョンラッパーの汎用コンポーネントに向けたSystemVerilogの記述も含まれています。

Basic DSP用のすべてのソースファイルが含まれています。

Basic arithmeticペルソナ用のすべてのソースファイルが含まれています。

DDR4 accessペルソナ用のすべてのソースファイルが含まれています。

ライフゲーム・ペルソナ用のすべてのソースファイルが含まれています。

親ペルソナ用のすべてのソースファイルが含まれています。

ペルソナ・コンフィグレーション用のテンプレートを使用するペルソナ例です。これらの例は、カスタムのペルソナRTLをリファレンス・デザインへ統合する方法を示します。
メモリーファイル

System Description ROMに使用されます。
Synopsysデザイン制約ファイルです。

デザインの合成制約です。

例外を提供します。

pcie_subsystem_alt_pr.ipファイルから制約を自動生成します。

インテル® Quartus® Primeプロジェクト・ファイル

すべてのリビジョンが含まれます。
インテル® Quartus® Prime設定ファイル

シングルDDR4 accessペルソナ用のベースリビジョン設定ファイルです。

2つのDDR4 accessペルソナを持つ親ペルソナ用の実装リビジョン設定ファイルです。

2つのBasic DSPペルソナを持つ親ペルソナ用の実装リビジョン設定ファイルです。

2つのBasic arithmeticペルソナを持つ親ペルソナ用の実装リビジョン設定ファイルです。

2つのライフゲーム・ペルソナを持つ親ペルソナ用の実装リビジョン設定ファイルです。

親ペルソナを持たないシングルDDR4アクセスペルソナ用の実装リビジョン設定ファイルです。

親ペルソナを持たないシングルBasic arithmeticペルソナ用の実装リビジョン設定ファイルです。

親ペルソナを持たないシングル・ライフゲーム・ペルソナ用の実装リビジョン設定ファイルです。
レベル 2 の表題