インテルのみ表示可能 — GUID: yej1490829261220
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1.3.1.3.1. グローバル・リセット・ロジック
PLLは、このデザインのメインクロックを生成します。pcie ip、pr ip、およびddr4 emifを除くクロックはすべて、この250 MHzのクロックを使用して動作します。 PCIe* コアは、PLLリセット信号とグローバルリセット信号を生成します。電源投入時にカウントダウン・タイマーであるtcd2umは、内部の50 MHzオシレーターを使用して、遅延が830 μsとなるまでカウントダウンします。タイマーがこの遅延に到達するまで、PLLはリセット状態で保持され、ロックされた信号をディアサートします。この動作はデザインをフリーズします。PLLがロックされた信号は、 PCIe* でORedされるため、デザインもリセット状態で保持されます。タイマーが830μsに到達すると、デザインは通常の状態で動作し、既知の状態になります。