AN 813: PCI Express* リファレンス・デザインを使用した Arria® 10デバイスの階層的なパーシャル・リコンフィグレーション

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ID 683730
日付 9/24/2018
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ドキュメント目次
ドキュメント目次 x
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション A. リファレンス・デザイン・ファイル
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション x
1.1. リファレンス・デザインの概要 1.2. 使用開始に際して 1.3. リファレンス・デザインのコンポーネント 1.4. リファレンス・デザインのコンパイル 1.5. リファレンス・デザインの検証 1.6. カスタムのペルソナを使用したリファレンス・デザインの拡張 1.7. AN 813: PCI Express* リファレンス・デザインを使用した Arria® 10デバイスの階層的なパーシャル・リコンフィグレーション 改訂履歴
1.1. リファレンス・デザインの概要 x
1.1.1. クロッキング・スキーム 1.1.2. メモリーアドレスのマッピング 1.1.3. フロアプランニング
1.2. 使用開始に際して x
1.2.1. ハードウェアおよびソフトウェア要件 1.2.2. Arria® 10 GX FPGA開発キットのインストール 1.2.3. Linuxドライバーのインストール 1.2.4. リファレンス・デザインの立ち上げ
1.3. リファレンス・デザインのコンポーネント x
1.3.1. BSP Top
1.3.1. BSP Top x
1.3.1.1. PCI Express* IPコア 1.3.1.2. Arria® 10 DDR4外部メモリー・インターフェイスのIPコア 1.3.1.3. デザイントップ
1.3.1.3. デザイントップ x
1.3.1.3.1. グローバル・リセット・ロジック 1.3.1.3.2. PRリージョンラッパー 1.3.1.3.3. 親PRリージョン 1.3.1.3.4. Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコア 1.3.1.3.5. パーシャル・リコンフィグレーション・ロジック
1.5. リファレンス・デザインの検証 x
1.5.1. program_fpga_jtag 1.5.2. fpga-configure example_host_uio
example_host_uio x
1.5.3.1. アプリケーション例のコンパイル 1.5.3.2. アプリケーション例を使用したデザインのプログラミング
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション
A. リファレンス・デザイン・ファイル

1.1.2. メモリーアドレスのマッピング

PCIe* IPコアは、2つの Avalon® -MMマスター・インターフェイスを介して接続します。このような Avalon® -MMマスター・インターフェイスのベース・アドレス・レジスター (BAR) は、BAR 2およびBAR 4です。

BAR 2はPRドライバーを次のコンポーネントに接続します。
  • PR IPコア
  • System Description ROM
BAR 4 Avalon® -MMは次のコンポーネントに接続します。
  • フリーズブリッジ
  • PRリージョン・コントローラー
  • PRリージョンの最大8 キロバイト (KB) のメモリー
次の表に、 PCIe* IPコアに向けたメモリー・アドレス・マッピングをリストします。
表 1.   PCIe* のメモリー・アドレス・マップ
ドメイン アドレスマップ ベース エンド
BAR 2 System Description ROM 0x0000_0000 0x0000_0FFF
BAR 2 PR IP 0x0000_1000 0x0000_103F
BAR 4 PR Region 0x0000_0000 0x0000_FFFF
BAR 4 PR Region Controller 0x0001_0000 0x0001_000F
BAR 4 DDR4 Calibration Export 0x0001_0010 0x0001_001F

EMIF IPはDDR4キャリブレーションのステータスを提供します。初期化中に、EMIF IPはDDR4インターフェイスをリセットするためのトレーニングを実行します。EMIFキャリブレーション・フラグは、トレーニングの成功または失敗をホストに報告します。 DDR4トレーニングが成功しなかった場合、ホストは必要な措置を取ります。

次の表に、EMIF IPからPRリージョンへのメモリー・アドレス・マッピングをリストします。
表 2.  DDR4外部メモリー・インターフェイス (EMIF) のメモリー・アドレス・マップ
アドレスマップ ベース エンド
DDR 0x0000_0000 0x7fff_ffff
PRロジックは、 Avalon® -MMマスター・インターフェイスを使用して、2ギガバイト (GB) のDDR4メモリースペースにアクセスします。
レベル 2 の表題