AN 813: PCI Express* リファレンス・デザインを使用した Arria® 10デバイスの階層的なパーシャル・リコンフィグレーション

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ID 683730
日付 9/24/2018
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ドキュメント目次
ドキュメント目次 x
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション A. リファレンス・デザイン・ファイル
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション x
1.1. リファレンス・デザインの概要 1.2. 使用開始に際して 1.3. リファレンス・デザインのコンポーネント 1.4. リファレンス・デザインのコンパイル 1.5. リファレンス・デザインの検証 1.6. カスタムのペルソナを使用したリファレンス・デザインの拡張 1.7. AN 813: PCI Express* リファレンス・デザインを使用した Arria® 10デバイスの階層的なパーシャル・リコンフィグレーション 改訂履歴
1.1. リファレンス・デザインの概要 x
1.1.1. クロッキング・スキーム 1.1.2. メモリーアドレスのマッピング 1.1.3. フロアプランニング
1.2. 使用開始に際して x
1.2.1. ハードウェアおよびソフトウェア要件 1.2.2. Arria® 10 GX FPGA開発キットのインストール 1.2.3. Linuxドライバーのインストール 1.2.4. リファレンス・デザインの立ち上げ
1.3. リファレンス・デザインのコンポーネント x
1.3.1. BSP Top
1.3.1. BSP Top x
1.3.1.1. PCI Express* IPコア 1.3.1.2. Arria® 10 DDR4外部メモリー・インターフェイスのIPコア 1.3.1.3. デザイントップ
1.3.1.3. デザイントップ x
1.3.1.3.1. グローバル・リセット・ロジック 1.3.1.3.2. PRリージョンラッパー 1.3.1.3.3. 親PRリージョン 1.3.1.3.4. Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコア 1.3.1.3.5. パーシャル・リコンフィグレーション・ロジック
1.5. リファレンス・デザインの検証 x
1.5.1. program_fpga_jtag 1.5.2. fpga-configure example_host_uio
example_host_uio x
1.5.3.1. アプリケーション例のコンパイル 1.5.3.2. アプリケーション例を使用したデザインのプログラミング
1. PCI Express* リファレンス・デザインを使用した Arria® 10 デバイスの階層的なパーシャル・リコンフィグレーション
A. リファレンス・デザイン・ファイル

1.1.1. クロッキング・スキーム

リファレンス・デザインは、別個のAltera IOPLL IPコア生成のクロックを作成します。このクロック生成は、250 MHzで動作する PCIe* クロック・リージョンと330 Mhzで動作する外部メモリー・インターフェイス (EMIF) クロックリージョンからPRロジック・クロッキングをデカップルします。タイミングを確実に収束するには、IOPLL IPコアのパラメーター化をより低いクロック周波数に修正します。
図 2. タイミング収束
レベル 2 の表題