1. クイック・スタート・ガイド
| 更新対象: |
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| インテル® Quartus® Prime デザインスイート 18.1 |
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インテル® Stratix® 10デバイスの低レイテンシー 40G Ethernet IP コアは、シミュレーション可能なテストベンチと、コンパイルおよびハードウェアのテストをサポートするハードウェア・デザイン例を提供します。デザイン例を生成するとパラメーター・エディターが、シミュレーション、コンパイル、そしてハードウェアでデザインの検証を行うために必要なファイルを自動的に作成します。コンパイルしたハードウェア・デザインは、 インテル® Stratix® 10 GXトランシーバー・シグナル・インテグリティー開発キットにダウンロードすることが可能です。テストベンチとデモンストレーション用デザイン例は、広範囲のパラメーターに対応していますが、インテル Stratix 10 LL 40GbE IP コアのあらゆるパラメーター化をすべて網羅しているわけではありません。
インテルは、IP コアのほとんどのバリエーションにおいて、IP コアエリアとタイミングを短時間で見積もるために利用可能な、コンパイル専用のプロジェクト例を提供しています。
図 1. デザイン例の開発ステップ